專利名稱：：半導體元件的電容器及其制造方法
技術領域：
：本發明涉及半導體存儲器元件，更詳細地說，涉及利用高介電率的TaON介電膜制造適合于高集成存儲器元件的電容器的半導體元件電容器及其制造方法。現有技術一般地，由于精細半導體工藝技術的發展而伴隨存儲器制品的高度集成化的加速，每一單位單元的面積大大減少，造成操作電壓降低。但是，存儲元件的操作需要的充電電容，盡管單元面積減小，為防止軟件出錯(softerror)的產生和刷新時間(refreshtime)的縮短，仍要求大于25fF/單元的足夠的充電電容。原來，像氮化膜/氧化膜(NO)結構一樣，將氮化膜用于介電體的DRAM用電容器的情況下，為增大有效表面積并確保充電電容，將下部電極形成為3維結構或者使下部電極高度增高。然而，將下部電極形成為3維結構，由于加工上的困難，對于確保充電電容是有限的。另外，將下部電極高度增高，由于隨著高度增高產生的單元區域和周圍電路區域之間的臺階，在后面的曝光工序中不能確保聚焦深度(DepthofFocus)，在蝕刻工序后的集成工序中產生惡劣影響。因此，原有的NO結構的電容器中，在確保256M以上的下一代DRAM元件需要的充電電容方面有限制。最近，為克服這樣的NO電容器的限制而用介電常數值為25到27的Ta2O5薄膜代替介電常數值為4到5的NO薄膜，用于介電體膜，進行Ta2O5電容器的開發。但是，由于Ta2O5薄膜的化學計量比不穩定，Ta和O的組成比的差導致置換形式的Ta原子存在于薄膜內。即，Ta2O5薄膜由于物質本身的化學組成比不穩定，從而薄膜內通常局部存在氧空位(Oxygenvacancy)狀態置換Ta原子。特別是，Ta2O5薄膜的氧空位數，根據成分等的含量和結合程度而有一些差異，不能完全去除。結果是，為防止電容器的電流泄漏，需要使Ta2O5薄膜的不穩定的化學計量比加以穩定、將殘留在介電體薄膜內的置換形式的Ta原子加以氧化的另外的氧化工序。另外，由于Ta2O5薄膜與用于上部電極和下部電極的聚合硅(氧化物類電極)或TiN(金屬類電極)的氧化反應性大，在薄膜內存在的氧向界面移動，形成低介電率氧化層，同時大大降低界面的均勻性。在薄膜形成時，作為Ta2O5薄膜的母體(precursor)的Ta(OC2H5)5的有機物，與由于O2或N2O氣體的反應而生成的雜質碳(C)原子和，C、CH4、C2H4等碳化物以及水(H2O)共存。結果是，不僅在Ta2O5薄膜內的雜質中存在的碳原子(Carbon)離子和游離基(radical)而且氧空位將使電容器的電流泄漏增加，使介電特性惡化。另一方面，原來為克服這樣的問題，提出在N2O或O2氣氛下利用電爐或PTP進行后續熱處理(氧化工序)的技術。但是，在N2O或O2氣氛下進行后續熱處理時，在與下部電極的界面上形成低介電的氧化膜一起，并且產生過渡層(depletionlayer)加深的問題。這里，針對因包含這種后續熱處理時產生的問題而在電荷貯存的電極用接觸插頭形成，或TaON介電體膜形成時產生的問題等，如圖1到3所示，對現有技術中涉及的半導體元件電容器及其制造方法作如下說明。現有技術涉及的半導體元件的電容器及其制造方法如圖1所示，在半導體基片1上依次蒸鍍層間絕緣膜3和阻擋層氮化膜5以及緩沖氧化膜7。此時，層間絕緣膜3上使用HDP、BPSG或SOG物質之一來蒸鍍。另外，阻擋層氮化膜5上使用等離子體氮化膜蒸鍍，在緩沖氧化膜7上使用PE-TEOS蒸鍍。接著，雖然圖中未示出，但在緩沖氧化膜7上涂布插頭接觸掩模用感光膜圖案，作為掩模依次去除緩沖氧化膜7、阻擋層氮化膜5和層間絕緣膜3部分，形成露出半導體基片1的接觸孔9。隨后，去除感光膜圖案(未示出)，在包含接觸孔9的緩沖氧化膜7的上面蒸鍍埋置接觸孔9的聚合硅物質，通過全面蝕刻選擇地將其去除來形成接觸插頭11。接著，如圖2所示，在包含接觸插頭11的整個結構的露出的上面上，蒸鍍蓋層氧化膜13。接著，雖未示出，但在蓋層氧化膜13上涂布存儲節(storagenode)掩模用感光膜圖案，以其為掩模選擇地去除蓋層氧化膜13而露出接觸插頭11的上面。接著，在包含接觸插頭11上面的蓋層氧化膜13的露出的上面蒸鍍摻雜的聚合硅層15。接著，如圖3所示，通過全面蝕刻選擇地去除摻雜聚合硅層15直到露出蓋層氧化膜13，形成下部電極15a。隨后，在包含下部電極15a的整個結構的上面，形成TaON或Ta2O5介電體膜17。接著，在N2O或O2氣氛下對TaON或Ta2O5介電體膜17進行后續熱處理。隨后，在TaON或Ta2O5介電體膜17上，形成上部電極19而完成電容器的制造。發明要解決的問題但是，上述已有的TaON(或Ta2O5)半導體元件的電容器的下部電極接觸用接觸插頭11，如圖1所示，與層間絕緣膜(圖中未示出，但存在于位線(bitline)和下部電極之間的氧化膜)一起，在阻擋層氮化膜上的緩沖膜(bufferlayer)上連續蒸鍍氧化膜后，選擇地將其去除后，在去除的部分內，蒸鍍導電性物質，將其形成圖案。這樣形成接觸插頭時，如圖2所示，由于接觸插頭11在阻擋層氮化膜5上突出約500～1500厚，所以，實際上，下部電極占據的面積減少，在相鄰接插頭之間產生橋路(bridge)的頻率增大，有引起電性不良的問題。另一方面，在H2O或O2氣氛下對TaON或Ta2O5介電體膜進行后續熱處理時，在與下部電極的界面上形成低介電率的氧化膜，并且有過渡層(depletionlayer)加深的問題。結果由于過渡率(depletionratio)(ΔC)為7到17％左右，有電容器效率降低的問題。此時，表示過渡率為(ΔC)＝1-[[(C最大-C最小)/C最大]×100]。這里，C最大是向上部電極施加“+”電壓時的電容(Cs)、C最小是向上部電極施加“-”電壓時的電容(Cs)。另一方面，原有的TaON電容器的制造方法中，為了去除TaON薄膜蒸鍍后成為電容器的電流泄漏的原因的薄膜內的碳雜質和氧空位，從而在700～800℃的溫度和N2O或O2氣氛下實施熱處理。但是，在這種熱處理過程中，TaON薄膜內存在的20～30％左右的氮成分中，一部分向作為下部電極的下部聚合硅層的表面移動而堆積(pile-up)起來，剩余的部分向外部擴散，實際上產生介電損失，成為得到更大的充電電容的限界點。因此，鑒于上述已有的半導體元件的電容器及其制造方法中存在的問題，本發明的目的是提供一種在接觸插頭形成時可縮短單位工序數和單位工序時間并且降低生產成本的半導體元件電容器及其制造方法。而且，本發明目的是提供一種通過防止相鄰的接觸插頭之間產生橋路來改善半導體元件的不良電性的半導體元件的電容器及其制造方法。本發明目的是提供一種使下部電極側的過渡率達到最小并得到高的充電電容值的半導體元件的電容器及其制造方法。本發明目的是提供一種經后續熱處理或等離子體退火處理使TaON介電體膜的介電率增加、可以制造適合于高集成元件的電容器的半導體元件的電容器及其制造方法。解決問題的方案為達到上述目的，本發明的半導體元件的電容器制造方法的特征在于包括提供半導體基片的步驟和；在所述半導體基片上形成具有MPS(亞穩定硅Meta-Stable-Silicon)的下部電極的步驟和；在550～660℃的溫度和磷(phosphorus)氣體氣氛下對上述下部電極進行熱摻雜的步驟和；在上述下部電極上形成TaON介電體膜的步驟和；在上述TaON介電體膜上形成上部電極的步驟。為達到上述目的，本發明的半導體元件的電容器制造方法的特征在于包括提供半導體基片的步驟和；在上述半導體基片上形成具有接觸孔的層間絕緣膜的步驟和；在上述層間絕緣膜的接觸孔內形成接觸插頭的步驟和；在包含上述接觸插頭的層間絕緣膜上，形成具有與所述接觸插頭電連接的MPS的下部電極的步驟和；在550～650℃的溫度和磷(phosphorus)氣體氣氛下對具有所述MPS的下部電極進行熱摻雜處理的步驟和；在所述下部電極上形成TaON介電體膜的步驟和；對所述TaON介電體膜實施退火處理的步驟和；在所述TaON介電體膜上形成上部電極的步驟。為達到上述目的，本發明的半導體元件的電容器制造方法的特征在于包括提供半導體基片的步驟和；在所述半導體基片上形成具有第一接觸孔的第一層間絕緣膜的步驟和；在所述第一接觸孔內形成接觸插頭的步驟和；在包含所述接觸插頭的第一層間絕緣膜上面形成蝕刻阻擋層的步驟和；在所述蝕刻阻擋層上形成第二層間絕緣膜的步驟和；在所述第二層間絕緣膜上依次形成硬掩模用聚合硅層和防反射層的步驟和；依次去除所述防反射膜、硬掩模用聚合硅層、第二層間絕緣膜和蝕刻阻擋層，形成露出所述接觸插頭上面的第二接觸孔的步驟和；在包含所述露出的接觸插頭上面的所述防反射膜上形成摻雜聚合硅層的步驟和；在所述摻雜聚合硅層上形成MPS層的步驟和；在所述MPS層上在550～660℃的溫度和磷氣體氣氛下進行熱摻雜的步驟和；在所述熱摻雜處理的整個結構表面上形成埋置所述MPS層的防蝕消耗(sacrificial)性埋置層的步驟和；選擇地去除所述防蝕消耗性埋置層和MPS層、摻雜聚合硅層、防反射膜和硬掩膜用聚合硅層，并露出所述第二層間絕緣膜上面的步驟和；完全去除在所述MPS層露出的表面上殘留的防蝕消耗性埋置層的步驟和；在包含所述MPS層的第二層間絕緣膜的露出的表面上，形成TaON介電體膜的步驟和；對所述TaON介電體膜在700～900℃的溫度和N2O或O2氣氛下實施第一次退火處理的步驟和；在所述TaON介電體膜上形成上部電極的步驟和；在形成所述上部電極后在800～950℃的溫度下進行第二次退火處理的步驟。為達到上述目的，本發明的半導體元件的電容器的特征在于包括半導體基片和；在所述半導體基片上形成的具有在550～660℃的溫度和磷氣體氣氛下進行熱摻雜處理的MPS層的下部電極和；在所述下部電極上形成的TaON介電體膜和；在所述TaON介電體膜上形成的上部電極。附圖的簡要說明圖1是用于說明已有技術的半導體元件的電容器及其制造方法的工序剖面圖；圖2是用于說明已有技術的半導體元件的電容器及其制造方法的工序剖面圖；圖3是用于說明已有技術的半導體元件的電容器及其制造方法的工序剖面圖；圖4是用于說明本發明的實施例的半導體元件的電容器及其制造方法的工序剖面圖；圖5是用于說明本發明的實施例的半導體元件的電容器及其制造方法的工序剖面圖；圖6是用于說明本發明的實施例的半導體元件的電容器及其制造方法的工序剖面圖；圖7是用于說明本發明的實施例的半導體元件的電容器及其制造方法的工序剖面圖；圖8是在本發明的半導體元件的電容器及其制造方法中，在形成下部電極后進行熱摻雜的狀態下P濃度隨溫度變化的曲線圖。實施本發明的方案下面參考本發明的半導體元件的電容器及其制造方法實施方案的具體例。圖4～圖7是用于說明本發明的半導體元件的電容器及其制造方法實施例的工序剖面圖。圖8是在本發明的半導體元件的電容器及其制造方法中，在下部電極形成后進行熱摻雜的狀態下P(磷)濃度隨溫度變化的曲線圖。本發明實施例的半導體元件的電容器及其制造方法如圖4所示，在半導體基片21上蒸鍍層間絕緣膜23、在層間絕緣膜23上涂布未示出的接觸插頭用感光膜圖案(未示出)。此時，層間絕緣膜23上使用HDP、BPSG或SOG物質等蒸鍍。接著，依次去除以感光膜圖案(未示出)為掩模的層間絕緣膜23，形成露出一部分半導體基片21的接觸孔25。隨后，去除感光膜圖案(未示出)，在包含接觸孔25的層間絕緣膜23露出的上面上，蒸鍍埋置接觸孔25的摻雜聚合硅層，通過CMP工序或全面蝕刻工序選擇地將其去除而形成接觸插頭27。此時，接觸插頭用摻雜聚合硅層使用LP-CVD或RTP設備形成，具有的磷(P)濃度在2×1020原子/cc以上。其次，在含有接觸插頭27的層間絕緣膜23露出的上面上，蒸鍍阻擋氮化膜29，用作后續工序中形成的蓋層氧化膜蝕刻工序中的蝕刻阻擋層。此時，阻擋氧化膜29，用LPCVD、PE、CVD、或RTP裝備蒸鍍200～800的厚度。接著，如圖5所示，在阻擋氮化膜29上形成蓋層氧化膜31、在蓋層氧化膜31上依次形成硬掩模用聚合硅層(未示出)和防反射層(未示出)。此時，蓋層氧化膜31的物質是使用PE-TEOS、PSG或Si-H基(base)原料的USG膜之一。接著，雖然未示出，但在防反射層(未示出)上涂布電荷電極掩膜用感光膜圖案(未示出)，將感光膜圖案(未示出)作為掩模首先對防反射膜和硬掩模用聚合硅層加以蝕刻。接著，與蓋層氧化膜31一起選擇地對防蝕刻用阻擋氮化膜29進行蝕刻，露出接觸插頭27和層間絕緣膜23的一部分。此時，在蝕刻蓋層氧化膜31時，蓋層氧化膜31和防蝕刻用阻擋氮化膜29將氧化膜與氮化膜的蝕刻選擇比維持在5～20∶1。另外，為使后續的掩模作業容易，對防反射層(未圖示)通過使用SiON等無機(inorganic)物質或有機(organic)物質蒸鍍或涂覆成300到1000厚度。隨后，去除感光膜圖案(未示出)后，在包含露出的接觸插頭27上面的防反射層(未示出)上，蒸鍍下部電極用的摻雜聚合硅層33。隨后，在摻雜聚合硅層33的表面上，蒸鍍不摻雜聚合硅的狀態下，在大約550～650℃的溫度下形成凹凸狀的MPS(亞穩定硅Meta-Stable-Silicon)或HSG(Hemi-Spherical-Grain)35。接著，形成MPS層35后，在磷(P)氣體氣氛中，例如1～5％的PH3/N2或50～2000sccm流量的PH3/He下進行熱摻雜(thermaldoping)。此時，約在550～650℃，更好是575～625℃，再好是595～605℃的低溫條件下，在電爐中，保持1～100Torr范圍的壓力的穩定狀態下進行30到120分鐘的熱摻雜。這樣的熱摻雜處理在550～750℃的溫度下進行的結果如圖8所示，在600℃附近的溫度下可得到最高的磷(P)摻雜濃度值。對這樣的結果，更具體地作如下說明。PH3氣體在570～580℃下分解，P摻雜工序溫度在700℃的溫度以上時，下部電極內硅(Si)幾乎全部結晶，但在650℃的溫度下以非晶態硅(a-Si)存在。另外，下部電極的硅表面的粘附系數(stickingcoefficient)在650℃的溫度下更大。這是因為下部電極的硅內非晶硅占據的比例高、表面附近的懸空鍵(danglingbonds)存在很多所致。因此，可知在600℃附近可得到最高的P摻雜值。接著，在整個結構露出的表面上形成埋置MPS層35內部的防蝕消耗性埋置層36。此時，在防蝕消耗性埋置層36上將感光膜涂布成0.5μm～1.5μm左右的厚度來使用，或將PSG或USG等氧化膜蒸鍍成0.1μm～0.5μm左右的厚度或使用SOG。另一方面，作為蓋層氧化膜31的物質使用PE-TEOS時，在埋置MPS層35內部的物質中，以蒸鍍濕式蝕刻速度相對快3倍以上的PSG膜或USG膜來替代感光膜是優選的。接著，如圖6所示，通過CMP工序選擇地去除防蝕消耗性埋置層36和MPS層35、摻雜聚合硅層33、防反射膜(未示出)以及硬掩模用聚合硅層(未示出)，使蓋層氧化膜31的上面露出。此時，在去除防蝕消耗性埋置層36和MPS層35、摻雜聚合硅層33、防反射膜(未示出)以及硬掩模用聚合硅層(未示出)的工序中，可使用全面蝕刻工序替代CMP工序，該工序把包含硬掩模用聚合硅層(未示出)的下部電極用聚合硅，過度蝕刻5％到10％左右。接著，完全去除MPS層35露出的表面上剩余的防蝕消耗性埋置層36，形成MPS層35和摻雜的聚合硅層33構成的凹狀結構的電荷貯存電極。此時，在防蝕消耗性埋置層36中使用氧化膜的情況下，防蝕消耗性埋置層通過濕式蝕刻去除。另一方面，作為下部電極的其他實施例，也可以形成簡單的疊層結構(simplestackedstructure)或柱狀結構為基礎的二重和三重結構的多種三維結構來代替凹狀(concave)結構。作為下部電極的另一實施例，在形成圓筒狀結構的存儲節后，在存儲節表面上形成MPS層來代替凹狀結構，也可用于下部電極。接著，如圖7所示，在包含MPS層35的蓋層氧化膜31的露出的表面上，蒸鍍TaON介電體膜37。接著，為去除碳雜質和氧空位，將TaON介電體膜37在700～900℃的溫度和N2O或O2氣氛下進行后續退火處理。接著，為增加TaON介電體膜37的介電率，再在NH3氣氛下在700～900℃的溫度下，在RTP或電爐中對TaON介電體膜37進行退火處理，或在400～500℃的低溫下進行等離子體處理，將氮注入到TaON介電體膜37內或進行氮化處理。隨后，在NH3氣氛下進行退火處理時，該過程中把不均勻的TaON介電體膜的表面在400～500℃的低溫和N2O或O2氣氛下進行1到2分鐘的等離子體氧化處理，從而減少電容器泄漏電流的產生。接著，在TaON介電體膜37上，通過利用TiCl4氣體的CVD法，將TiN層39蒸鍍到200～500厚，選擇地對其形成圖案來形成上部電極。作為上部電極的其他實施例，在TiN層39上，在抵抗后續熱工序產生的應力(stress)和熱沖擊的緩沖層上，層疊500～1500厚的摻雜聚合硅層(未示出)，也可用作上部電極。另一方面，作為上部電極的其他實施例，也可用摻雜聚合硅或使用TaN，W，WN，WSi，Ru，RuO2，Ir，IrO2，Pt的金屬類物質中的一種替代TiN層39來形成上部電極。另一方面，在上述圖5中的熱摻雜處理后，蒸鍍TaON介電體膜，在800℃以下的溫度下進行熱處理的過程中，構成下部電極的聚合硅的磷摻雜，向表面側移動，或者發生局部凝聚等去活(deactivation)現象。因此，通過防止這種去活現象可使下部電極的磷摻雜活化，作為使利用圖5所述的磷雜質的熱摻雜效果達到最大的方法，在形成上部電極后，在800～950℃的溫度范圍內利用RTP或電爐也可進行退火。此時，利用RTP的退火處理進行約10～60秒，利用電爐的退火處理在N2氣氛下約進行5到30分鐘。這樣，通過這種追加的退火工序，可進一步減少向下部電極側的過渡層。本發明不限于上述實施例，在不背離本發明的宗旨的范圍內可對實施例作多種變更。發明的效果如上所述，本發明的半導體元件電容器及其制造方法有如下效果。本發明的半導體元件及其制造方法中，下部電極用接觸形成時，在層間絕緣膜(例如，位線與下部電極之間存在的氧化膜)和阻擋氮化膜上，作為緩沖膜而連續蒸鍍氧化膜后，與進行接觸蝕刻的已有方法不同，形成層間絕緣膜后直接形成接觸孔，接著蒸鍍接觸插頭用聚合硅，對其全面進行蝕刻來形成接觸插頭，從而比原有方法減少插頭形成時的單位工序數，可降低生產成本。本發明的半導體元件電容器及其制造方法中，與原有的方法不同，在550～650℃的低溫下對下部電極(具有凹凸結構的MPS層的聚合硅層)進行磷的熱摻雜，提高下部電極內的磷的雜質濃度并使向下部電極側的過渡率(depletionratio)達到最小，從而，使電容(C最小)，即向上部電極施加“-”電壓時的Cs增加，將過渡率(ΔC)降低到約2％的水平。因此，本發明與使用具有相同下部電極面積的原有的TaON(或Ta2O5)介電體膜的電容器相比，可得到增加10％以上的充電電容值。本發明中，與原有方法不同，形成TaON介電體膜后，在NH3氣氛的升壓或減壓條件下，在RTP或電爐中，追加進行退火處理等后續熱處理或等離子體處理，從而可使TaON介電體膜的介電率增加。本發明中的具有凹狀結構的TaON電容器，與使用具有相同下部電極面積的原有的NO或TaON(或Ta2O5)介電體膜的電容器相比，可得到更大的充電電容值，因此也可使存儲器單元的刷新(refresh)時間增加，從而可適用于具有0.16μm以下的精細電線的一系列制品的存儲器單元。權利要求1.一種半導體元件電容器的制造方法，其特征在于包括提供半導體基片的步驟和；在所述半導體基片上形成具有MPS(亞穩定硅Meta-Stable-Silicon)的下部電極的步驟和；在550～660℃的溫度和磷(phosphorus)氣體氣氛下對所述下部電極進行熱摻雜的步驟和；在所述下部電極上形成TaON介電體膜的步驟和；在所述TaON介電體膜上形成上部電極的步驟。2.一種半導體元件電容器的制造方法，其特征在于包括提供半導體基片的步驟和；在所述半導體基片上形成有接觸孔的層間絕緣膜的步驟和；在所述層間絕緣膜的接觸孔內形成接觸插頭的步驟和；在包含所述接觸插頭的層間絕緣膜上形成具有與所述接觸插頭電連接的MPS的下部電極的步驟和；在550～650℃的溫度和磷(phosphorus)氣體氣氛下對具有所述MPS的下部電極進行熱摻雜的步驟和；在所述下部電極上形成TaON介電體膜的步驟和；對所述TaON介電體膜實施退火處理的步驟和；在所述TaON介電體膜上形成上部電極的步驟。3.一種半導體元件電容器的制造方法，其特征在于包括提供半導體基片的步驟和；在所述半導體基片上形成具有第一接觸孔的第一層間絕緣膜的步驟和；在所述第一接觸孔內形成接觸插頭的步驟和；在包含所述接觸插頭的第一層間絕緣膜上面形成蝕刻阻擋層的步驟和；在所述蝕刻阻擋層上形成第二層間絕緣膜的步驟和；在所述第二層間絕緣膜上依次形成硬掩模用聚合硅層和防反射層的步驟和；依次去除所述防反射膜、硬掩模用聚合硅層、第二層間絕緣膜和蝕刻阻擋層，形成露出所述接觸插頭上面的第二接觸孔的步驟和；在包含所述露出的接觸插頭的上面的所述防反射膜上形成摻雜聚合硅層的步驟和；在所述摻雜聚合硅層上形成MPS層的步驟和；在所述MPS層上在550～660℃的溫度和磷氣體氣氛下進行熱摻雜的步驟和；在所述熱摻雜處理的整個結構的表面上形成埋置所述MPS層的防蝕消耗性埋置層的步驟和；選擇地去除所述防蝕消耗性埋置層和MPS層、摻雜聚合硅層、防反射膜和硬掩模用聚合硅層，使所述第二層間絕緣膜的上面露出的步驟和；完全去除在所述MPS層的露出的表面上殘留的防蝕消耗性埋置層的步驟和；在包含所述MPS層的第二層間絕緣膜的露出的表面上，形成TaON介電體膜的步驟和；對所述TaON介電體膜在700～900℃的溫度和N2O或O2氣氛下實施第一次退火處理的步驟和；在所述TaON介電體膜上形成上部電極的步驟和；在形成所述上部電極后，在800～950℃的溫度下進行第二次退火處理的步驟。4.根據權利要求1或2所述的半導體元件電容器的制造方法，其特征在于，具有所述MPS的下部電極是由摻雜聚合硅層和MPS構成的。5.根據權利要求1或2所述的半導體元件電容器的制造方法，其特征在于，所述熱摻雜的步驟是在電爐中在1到100Torr的范圍內在壓力保持一定下進行30到120分鐘。6.根據權利要求1或2所述的半導體元件電容器的制造方法，其特征在于，所述磷氣體使用的是1～5％的PH3/N2或PH3/He，使用的氣體流量為50～2000sccm(標準cc/min)。7.根據權利要求1或2所述的半導體元件電容器的制造方法，其特征在于，所述下部電極形成為凹狀(concave)結構、層疊結構(stackedstructure)和柱狀結構之一。8.根據權利要求1所述的半導體元件電容器的制造方法，其特征在于，還包括在形成所述TaON介電體膜的步驟之后，在N2O或O2氣氛下于700～900℃的溫度下進行退火的步驟。9.根據權利要求8所述的半導體元件電容器的制造方法，其特征在于，還包括在形成所述TaON介電體膜的步驟之后，在N2O或O2氣氛下于700～900℃的溫度下進行一次退火處理后，在NH3氣氛下于700～900℃的溫度下在RTP(RapidThermalProcessor)或電爐中進行二次退火處理或在NH3氣氛下于400～500℃的溫度下由二次等離子體進行退火處理的步驟。10.根據權利要求9所述的半導體元件電容器的制造方法，其特征在于，還包括在所述NH3氣氛下進行退火后，在400～500℃的溫度下于N2O或O2氣氛下進行1到2分鐘的等離子體氧化處理的步驟。11.根據權利要求1或2所述的半導體元件電容器的制造方法，其特征在于，還包括在形成所述上部電極之前的步驟中，在NH3氣氛下退火處理后，于400～500℃的溫度下在N2O或O2氣氛下進行1到2分鐘的等離子體氧化處理的步驟。12.根據權利要求1或2所述的半導體元件電容器的制造方法，其特征在于，還包括在形成所述上部電極的步驟后，在800～950℃的溫度范圍中利用RTP或電爐進行退火的步驟。13.根據權利要求1、2或3任何一項所述的半導體元件電容器的制造方法，其特征在于，所述上部電極是使用TiN形成的。14.根據權利要求1、2或3任何一項所述的半導體元件電容器的制造方法，其特征在于，所述上部電極是在TaON介電體膜上形成TiN層后，在所述TiN層上層疊摻雜聚合硅層而形成的。15.根據權利要求1、2或3任何一項所述的半導體元件電容器的制造方法，其特征在于，所述上部電極是使用TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2、Pt的金屬類物質中的任何一種形成的。16.根據權利要求2所述的半導體元件電容器的制造方法，其特征在于，把所述TaON介電體膜進行退火處理的步驟是在N2O或O2氣氛下于700到900℃的溫度下進行的。17.根據權利要求2所述的半導體元件電容器的制造方法，其特征在于，還包括所述TaON介電體膜進行退火處理的步驟，在N2O或O2氣氛下，于700～900℃的溫度下進行一次退火處理后，在NH3氣氛下于700～900℃的溫度下，在RTP或電爐中進行二次退火處理，或在NH3氣氛下于400～500℃的溫度下進行二次退火處理的步驟。18.根據權利要求17所述的半導體元件電容器的制造方法，其特征在于，還包括在所述NH3氣氛下實施退火后，于400～500℃的溫度下，在N2O或O2氣氛下進行1到2分鐘的等離子體氧化處理的步驟。19.根據權利要求2或3所述的半導體元件電容器的制造方法，其特征在于，所述上部電極是在使用上述金屬類物質的任何一種的層上疊置摻雜聚合硅層而形成的。20.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，所述第一和第二層間絕緣膜可使用HDP(高密度等離子體HighDencityPlasma)、BPSG(硼磷硅酸鹽玻璃borophosphoroussilicateglass)或SOG(旋壓成形玻璃spinonglass)中的任何一種。21.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，形成所述接觸插頭的步驟包括在具有所述接觸孔的第一層間絕緣膜上蒸鍍摻雜聚合硅層，并通過CMP(化學機械拋光ChemicalMechanicalPolishing)工序或全面蝕刻工序選擇地將其去除的步驟。22.根據權利要求21所述的半導體元件電容器的制造方法，其特征在于，所述接觸插頭用的摻雜聚合硅層是使用LP-CVD或RTP設備形成的。23.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，所述蝕刻阻擋層是使用LP-CVD、PECVD或RTP設備蒸鍍成200到800厚的氮化膜。24.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，所述防反射層使用的是SiON等無機物質或有機物質，膜厚為300到1000。25.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，所述熱摻雜處理步驟是在電爐中，在1到100Torr范圍內保持壓力一定進行30到120分鐘，所述磷氣體使用的是1到5％的PH3/N2或PH3/He，氣體流量為50～2000sccm(標準cc/min)。26.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，所述防蝕消耗性埋置層中使用0.5～1.5μm厚的感光膜，或0.1到0.5μm厚的PSG(磷硅酸鹽玻璃phosphoroussilicateglass)或USG(未摻雜的硅酸鹽玻璃Undopedsilicateglass)等氧化膜。27.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，所述第二層間絕緣膜使用PE-TEOS(等離子體強化的四乙基正硅酸鹽tetraethylorthosilicate)，在所述防蝕消耗性埋置層使用PSG膜或USG膜。28.根據權利要求3所述的半導體元件電容器的制造方法，其特征在于，還包括所述第一次退火處理后，在NH3氣氛下于700～900℃的溫度下，在RTP或電爐中進行退火處理，或在NH3氣氛下于400～500℃的溫度下進行等離子體退火處理的步驟。29.根據權利要求28所述的半導體元件電容器的制造方法，其特征在于，還包括在所述NH3氣氛下實施退火后，在400～500℃的溫度下，于N2O或O2氣氛下進行1到2分鐘的等離子體氧化處理的步驟。30.一種半導體元件電容器，其特征在于，包括半導體基片和；具有在所述半導體基片上形成的，在550～660℃的溫度和磷氣體氣氛下進行熱摻雜處理的MPS層的下部電極和；在所述下部電極上形成的TaON介電體膜和；在所述TaON介電體膜上形成的上部電極。31.根據權利要求30所述的半導體元件電容器，其特征在于具有所述MPS層的下部電極是由摻雜聚合硅層和MPS層構成的。32.根據權利要求30所述的半導體元件電容器，其特征在于，所述下部電極形成為凹陷結構、層疊結構和柱狀結構中的任何一種。33.根據權利要求30所述的半導體元件電容器，其特征在于，所述上部電極是使用TiN、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2、Pt的金屬類物質中的任何一種形成的。34.根據權利要求33所述的半導體元件電容器，其特征在于，所述上部電極是用上述金屬類物質和摻雜硅層以層疊結構構成的。全文摘要本發明提供一種利用高介電率的TaON介電體膜,制造適合于高集成存儲器元件的電容器的半導體元件電容器及其制造方法。該法包括:提供半導體基片21的步驟和;在所述半導體基片上形成具有MPS(亞穩定硅:Meta－Stable－Silicon)35的下部電極的步驟和;在550～660℃的溫度和磷(P)氣體氣氛下對所述下部電極進行熱摻雜的步驟和;在所述下部電極上形成TaON介電體膜37的步驟和;在所述TaON介電體膜上形成上部電極39的步驟。文檔編號H01L27/108GK1384539SQ0114549公開日2002年12月11日申請日期2001年12月31日優先權日2001年4月30日發明者李起正,洪炳涉申請人:海力士半導體有限公司