專利名稱：三維結構的數字信號分配器的制作方法
技術領域：
本發明涉及數字信號分配器(Digital Signal Distributor)，特別涉及利用三維結構達成每一個輸出接口上的信號傳輸線具有相同布線長度的數字信號分配器。
數字信號分配器是用來將低壓差動信號(Low-Voltage DifferentialSignal，以下簡稱LVDS)或者差動對傳送信號(Transmission-MinimizedDifferential Signaling，以下簡稱TMDS)的輸入信號復制成為多個LVDS或者TMDS的輸出信號。然而，由于LVDS或者TMDS的信號為高頻的信號，因此這些信號在傳輸線的布線設計上非常復雜且費時。
請參照

圖1，其為數字信號分配器的電路圖以一對四的LVDS數字信號分配器為例，LVDS信號具有四對差動信號連接于LVDS信號輸入接口10，分別為A0、A1、A2、以及時鐘(CLK)信號。而為了要獲得四個LVDS信號輸出接口20、30、40、以及50，所以每一對差動信號分別連接至一對四的LVDS信號復制單元22、32、42、以及52，用以分別復制A0、A1、A3、以及CLK信號。隨后，四個LVDS信號輸出接口20、30、40、以及50在每一個LVDS信號復制單元22、32、42、以及52中各取一對差動信號線即可以形成四個LVDS信號輸出接口20、30、40、以及50。
請參照圖2，其為另一種數字信號分配器的電路圖。首先，LVDS信號A0、A1、A2、以及CLK信號連接至LVDS解碼器60，而LVDS解碼器60會將LVDS信號轉換成為并列的TTL信號，分別為R、G、B、DE、Hsyn、Vsyn、以及CLK等共21條信號線并形成TTL總線。為了要獲得四個LVDS信號輸出，所以將TTL總線連接至四個緩沖器72、82、92、以及102，接著四個緩沖器72、82、92、以及102分別連接至四個LVDS編碼器70、80、90、以及100用以將TTL信號轉換為LVDS信號，因此可以形成四個LVDS信號輸出。
然而，由于LVDS信號為高頻信號，在正常的運作之下A0、A1、以及A2的操作頻率約為455MHz，而CLK信號的操作頻率約為65MHz。為了防止各對高頻的差動信號輸出產生變形(Skew)的現象，在電路板上的傳輸線必須要經過復雜的布線設計以達成每一組的傳輸線都具有相同的布線長度，如此才能使得每一輸出接口上的LVDS信號線具有相同的信號傳輸距離，才能防止各對差動信號輸出產生變形的現象。
以圖1的LVDS數字信號分配器為例，在LVDS信號輸出接口20與LVDS信號復制單元22、32、42、以及52的傳輸線距離中，以CLK信號傳輸線最長而以A0信號傳輸線最短。因此，電路板上的布線設計必須將A0信號線拉長，即利用電路板上的多余的空間，來設計延長的傳輸線使得A0信號傳輸線具有與CLK信號傳輸線相同的布線長度。同理，A1和A2信號傳輸線也必須設計出具有與A0信號傳輸線相同的傳輸線長度。顯而易見，為了要達成信號傳輸線都具有相同的傳輸線長度，電路板上會被延長的信號傳輸線所占據。再者，當輸出接口增加時，電路板上布線的復雜度會大幅增加，因此必須利用多層結構或大面積的電路板來設計布線以便解決上述信號線不等長的問題。然而，為了要達成每一組的傳輸線都具有相同的傳輸線長度，布線人員必須耗費很多時間布局，使各信號線等長，所以以此種二維結構方式布局來設計數字信號分配器的成本非常高。
本發明的目的在于提供一種三維結構的數字信號分配器，是利用三維方向的電路板設計以達成電路板上同一個輸出接口的傳輸線路皆具有相同的布線長度。
本發明的又一目的在于提供一種三維結構的數字信號分配器，其將信號復制單元直接制作于電路子板上，并將多個電路子板裝置于一個電路母板上，不必經由現有復雜的布線設計，而使得同一個輸出接口會自動具有相同的布線長度。
本發明的再一目的在于提供一種三維結構的數字信號分配器，而且經由本發明模塊化設計，可以有效減少電路板上的布線空間，并且布線容易。
本發明的一種三維結構的數字信號分配器，至少包括一輸入接口，該輸入接口具有一組輸入信號組合，該組輸入信號組合是由復數個輸入信號線對所組成；以及復數個輸出接口，其中每一輸出接口具有一組輸出信號組合，該組輸出信號組合是由復數個輸出信號線對所組成，其特征在于，還包括具有相同結構的復數個電路子板，其放置于一電路母板上，同時位于該輸入接口與復數個輸出接口之間。
所述的復數個電路子板，其中每一電路子板皆具有一信號復制單元、輸入傳輸線對及復數個輸出傳輸線對，而該輸入傳輸線對的一端連接至該輸入接口上的一輸入信號線對，而該輸入傳輸線對的另一端連接至該信號復制單元用以復制該輸入傳輸線對上的信號，并由該復數個輸出傳輸線對將該復制單元所復制的信號輸出而所述的復數個輸出接口的該復數個輸出信號線對分別連接至相異的該復數個電路子板上之一輸出傳輸線對。
所述的電路母板連接于該輸入接口并以復數條相同長度的第一傳輸線對連接于該組輸入信號組合與一信號解碼電路之間，并將該組輸入信號組合中的信號轉換為一內部信號組合，由該信號解碼電路的復數個輸出端輸出該內部信號組合，且經過復數條內部傳輸線；所述的復數個電路子板，每一該電路子板上有復數條相同長度的第二傳輸線對連接于該些內部傳輸線與一信號編碼電路之間，用以將該內部信號組合轉換為一組輸出信號組合，并連接至復數條相同長度的輸出信號線對一端；而所述的復數個輸出接口連接于該些電路子板上的該輸出信號線對的另一端，用以輸出該組輸出信號組合。
本發明的效果是其利用三維結構的電路板設計達成電路板上同一個輸出接口上的各對傳輸線路皆具有相同的布線長度，以達到各信號傳輸時間相等；將信號復制單元直接制作于電路子板上，并將多個電路子板裝置于一個電路母板上，因此本發明不必經由現有復雜的布線設計，而使得同一個輸出接口會自動具有相同的布線長度；而且經由本發明模塊化的設計，可以有效減少電路板上的布線空間，并且布線容易，因此可以大幅的降低數字信號分配器的制作以及設計成本；并且當電路發生故障時，因為本發明為模塊化的設計，僅需更換故障的電路子板即可在最短時間內迅速排除故障，故可大幅降低工程人員的檢修時間及成本。
以下是對本發明附圖的簡單說明圖1為傳統二維結構數字信號分配器的電路示意圖；圖2為另一種傳統二維結構數字信號分配器的電路示意圖；圖3A及3B顯示本發明三維結構的數字信號分配器第一較佳實施例；圖4A、4B及4C顯示本發明三維結構的數字信號分配器的第二較佳實施例。
請參照圖3A及3B，其顯示為本發明的三維結構的數字信號分配器的第一實施例。在圖3A中所有的電路子板110、120、130、以及140都各對信號具有相同的傳輸線布線圖。以電路子板110為例，經由傳輸線的布線設計LVDS信號中的A0差動信號可輸入至LVDS信號復制單元112，而在電路子板110上可以產生四對的A0差動信號輸出。同理，在其他的電路子板120、130、以及140都具有相同的傳輸線布線圖，并且用分別產生四對的A1、A2、以及CLK差動信號輸出。
如圖3B所示，將電路子板110、120、130、以及140直立于電路母板155上即可形成三維的立體布線結構。如圖3B所示，LVDS信號具有四對差動信號A0、A1、A2、以及CLK連接于輸入接口150。而此四對差動信號皆以相同的長度連接至相對應的電路子板110、120、130、以及140上，并且可以輸入LVDS信號復制單元。而由于電路子板110、120、130、以及140上的傳輸線的布線設計皆為相同，所以將每一片電路子板110、120、130、以及140上相同位置的傳輸線集合起來即可形成輸出接口。如圖3B所示，第一輸出接口160將最上部的傳輸線集合起來，而由上而下依序為第二輸出接口170、第三輸出接口180、以及第四輸出接口190。顯而易見，由于電路子板110、120、130、以及140上的各對傳輸線的布線設計皆為相同，所以每一輸出接口上LVDS信號的傳輸線會自動成為具有相同的傳輸長度。
請參照圖4A、4B及4C，其所顯示為本發明三維結構的數字信號分配器的第二實施例。為了要使得LVDS信號以及并列的TTL信號都具有相同的傳輸線長度，在本實施中將并列的TTL信號設計于電路母板200上。如圖4A所示，LVDS信號A0、A1、A2、以及CLK信號連接至LVDS解碼器210并換成為并列的TTL信號，分別為R、G、B、DE、Hsyn、Vsyn、以及CLK等共21條信號線。接著經由相同長度的傳輸線布線設計將TTL信號依序輸入緩沖器220以及緩沖器230用來防止TTL信號在TTL總線上的衰減。而在TTL總線上有多個電路子板插槽202，用以將并列的TTL信號傳輸至電路子板。而電路子板插槽202的位置設計必須要達到由緩沖器220的輸出至電路子板插槽202之間的TTL信號線傳輸長度都要相同。
請參照圖4B所示，其為本發明電路子板的顯示圖。依照本實施例，所有的電路子板260的傳輸線布線圖都相同。并且電路子板260上亦設計TTL總線，用以在插入電路子板插槽202時能夠將電路母板200上的TTL信號傳輸至電路子板260。接著，TTL總線經由相同長度的傳輸線布線設計，連接至緩沖器240。而緩沖器240的輸出再經由相同長度的傳輸線布線設計連接至LVDS編碼器250，用以將TTL信號轉換為LVDS信號，再經由相同長度的傳輸線的布線設計將LVDS信號作為輸出接口的信號。
請參照圖4C，當電路子板260插入電路母板200的電路子板插槽202后，輸入接口310上的LVDS信號就可以輸出至輸出接口270、280、290與300，并且不論LVDS信號或者TTL信號，都自動具有相同的傳輸線長度布線設計。
因此，本發明三維結構的數字信號分配器，可輕易達成傳輸線自動相同長度的布線設計。本發明并不需要像現有技術中為了達成具有相同的傳輸長度而浪費電路板的空間增加線路復雜度，并且增加布線設計的困擾。再者，由于本發明是將數字信號分配器模塊化，當電路發生故障時，僅需查出故障源并且更換電路子板即可，而由于電路子板上的傳輸線的布線設計皆為相同，所以LVDS信號的傳輸線會自動成為具有相同的傳輸長度。
以上所述僅為本發明的較佳實施例而已，并非用以限定本發明的權利要求范圍，凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在下述的權利要求范圍內。
權利要求
1.一種三維結構的數字信號分配器，至少包括一輸入接口，該輸入接口具有一組輸入信號組合，該組輸入信號組合是由復數個輸入信號線對所組成；以及復數個輸出接口，其中每一輸出接口具有一組輸出信號組合，該組輸出信號組合是由復數個輸出信號線對所組成，其特征在于，還包括具有相同結構的復數個電路子板，其放置于一電路母板上，同時位于該輸入接口與復數個輸出接口之間。
2.如權利要求1所述的三維結構的數字信號分配器，其特征在于，所述的復數個電路子板，其中每一電路子板皆具有一信號復制單元、輸入傳輸線對及復數個輸出傳輸線對，而該輸入傳輸線對的一端連接至該輸入接口上的一輸入信號線對，而該輸入傳輸線對的另一端連接至該信號復制單元用以復制該輸入傳輸線對上的信號，并由該復數個輸出傳輸線對將該復制單元所復制的信號輸出而所述的復數個輸出接口的該復數個輸出信號線對分別連接至相異的該復數個電路子板上之一輸出傳輸線對。
3.如權利要求2所述的三維結構的數字信號分配器，其特征在于，上述的輸入信號組合為一低壓差動信號組合。
4.如權利要求3所述的三維結構的數字信號分配器，其特征在于，上述的輸出信號組合為一低壓差動信號組合。
5.如權利要求2所述的三維結構的數字信號分配器，其特征在于，上述的輸入信號組合為一差動對傳送信號組合。
6.如權利要求5所述的三維結構的數字信號分配器，其特征在于，上述的輸出信號組合為一差動對傳送信號組合。
7.如權利要求1所述的三維結構的數字信號分配器，其特征在于，所述的電路母板連接于該輸入接口并以復數條相同長度的第一傳輸線對連接于該組輸入信號組合與一信號解碼電路之間，并將該組輸入信號組合中的信號轉換為一內部信號組合，由該信號解碼電路的復數個輸出端輸出該內部信號組合，且經過復數條內部傳輸線；所述的復數個電路子板，每一該電路子板上有復數條相同長度的第二傳輸線對連接于該些內部傳輸線與一信號編碼電路之間，用以將該內部信號組合轉換為一組輸出信號組合，并連接至復數條相同長度的輸出信號線對一端；而所述的復數個輸出接口連接于該些電路子板上的該輸出信號線對的另一端，用以輸出該組輸出信號組合。
8.如權利要求7所述的三維結構的數字信號分配器，其特征在于，上述的輸入信號組合為一低壓差動信號組合。
9.如權利要求8所述的三維結構的數字信號分配器，其特征在于，上述的輸出信號組合為一低壓差動信號組合。
10.如權利要求7所述的三維結構的數字信號分配器，其特征在于，上述的輸入信號組合為一差動對傳送信號組合。
11.如權利要求10所述的三維結構的數字信號分配器，其特征在于，上述的輸出信號組合為一差動對傳送信號組合。
12.如權利要求7所述的三維結構的數字信號分配器，其特征在于，上述的內部信號組合是為一TTL信號組合。
13.如權利要求7所述的三維結構的數字信號分配器，其特征在于，該些內部傳輸線由該信號編碼電路的輸出端至每一該些電路子板連接的位置都具有相同的長度。
14.如權利要求7所述的三維結構的數字信號分配器，其特征在于，該電路母板更包括一緩沖器位于該些內部傳輸線上，用以防止該內部信號組合在該些內部傳輸線上的衰減。
15.如權利要求7所述的三維結構的數字信號分配器，其特征在于，每一該些電路子板更包括一緩沖器位于該些第二傳輸線對上，用以防止該內部信號組合在該些第二傳輸線對上的衰減。
全文摘要
一種三維結構的數學信號分配器,包括一輸入接口,該輸入接口上具有一組輸入信號組合,該組輸入信號組合是由復數個輸入信號線對所組成;具有相同結構的復數個電路子板,其放置于一電路母板上,同時位于輸入接口與復數個輸出接口之間;以及復數個輸出接口,其中每一輸出接口具有一組輸出信號組合,該組輸出信號組合是由復數個輸出信號線對所組成。通過上述設計達成電路板上同一個輸出接口上的傳輸線路皆具有相同的布線長,以達到各信號傳輸時間相等,同時可有效減少電路板上的布線空間并且布線容易,因此可大幅降低數字信號分配器的制作以及設計成本。
文檔編號H01R12/00GK1374825SQ0110964
公開日2002年10月16日 申請日期2001年3月14日 優先權日2001年3月14日
發明者白雙喜, 莊國強 申請人:奇美電子股份有限公司