一種基于mac層的6路編碼器信號傳輸的電路的制作方法
【技術領域】
[0001]本實用新型屬于機器人的數據通信協議轉換的技術領域。
【背景技術】
[0002]在工業機器人體系中不可避免的要用到各式各樣的編碼器，由于多數工業機器人的工作環境多比較差，電磁干擾嚴重。使得傳統類型的RS485、ModbuS或者普通數字信號類型的編碼器無法在噪聲嚴重的環境中進行較長距離的傳輸。此外傳統類型接口的編碼器數據傳輸(如RS485協議、Mdobus、或者數字脈沖接口的編碼器)每個編碼器需要占用4根甚至更多的信號線。在電控柜距離機械本體較遠時相應的電纜費用會增加，增加了成本。而工業以太網網絡傳輸距離較長，速度較快可以很好的解決上述問題。因此在實際機器人應用中提出了此種電路以滿足工業機器人在復雜電氣環境下對編碼器數據穩定長距離傳輸的要求。

【發明內容】

[0003]本實用新型的目的是提供一種基于MAC層的6路編碼器信號傳輸的電路，是為了解決現有機器人使得傳統類型的RS485、Modbus或者普通數字信號類型的編碼器無法在噪聲嚴重的環境中進行較長距離的傳輸及數據電纜成本過高的問題。
[0004]所述的目的是通過以下方案實現的:所述的一種基于MAC層的6路編碼器信號傳輸的電路，它包括PHY芯片電路Ul、數字光電耦合器U2?U7、485收發器U8?U13、帶隔離變壓器的RJ45插座Jl、232收發器1、EPCS配置芯片電路2、Jtag接口 3、FPGA芯片電路4、SM-6P-PCB 插座 J2 ?J7 ;
[0005]FPGA芯片電路4的MII數字信號輸出輸入端與PHY芯片電路Ul的MII數字信號輸入輸出端連接；PHY芯片電路Ul的差分MAC數據幀輸出輸入端連接在帶隔離變壓器的RJ45插座Jl上；FPGA芯片電路4的第一路485數字信號輸入輸出端通過數字光電耦合器U2與485收發器U8的數字信號輸出輸入端連接，FPGA芯片電路4的第二路485數字信號輸入輸出端通過數字光電耦合器U3與485收發器U9的數字信號輸出輸入端連接，FPGA芯片電路4的第三路485數字信號輸入輸出端通過數字光電耦合器U4與485收發器UlO的數字信號輸出輸入端連接，FPGA芯片電路4的第四路485數字信號輸入輸出端通過數字光電耦合器U5與485收發器UlI的數字信號輸出輸入端連接，FPGA芯片電路4的第五路485數字信號輸入輸出端通過數字光電親合器U6與485收發器U12的數字信號輸出輸入端連接，FPGA芯片電路4的第六路485數字信號輸入輸出端通過數字光電耦合器U7與485收發器U13的數字信號輸出輸入端連接，FPGA芯片電路4的串行數據輸入輸出端與EPCS配置芯片電路2的串行數據輸出輸入端連接，FPGA芯片電路4的232數據信號輸入輸出總線端與232收發器I的數據輸出輸入總線端連接，FPGA芯片電路4的Jtag測試數據輸出輸入端連接在Jtag接口 3上；485收發器U8?U13的485通信數據輸出輸入端分別連接SM-6P-PCB插座J2?J7 ；485收發器U8?U13采用隔離電源獨立供電。
[0006]本實用新型可以穩定的將絕對值編碼器的RS485信號轉化為MAC數據幀進行傳輸。增加了編碼器數據的傳輸距離和穩定性。在MAC層數據幀的基礎上做了修改，增加數據使用幀的使用率，保證了數據發送和接收的實時性。
【附圖說明】
[0007]圖1是本實用新型的整體電路結構示意圖。
【具體實施方式】
[0008]【具體實施方式】一:結合圖1所示，它包括PHY芯片電路Ul、數字光電耦合器U2?U7、485收發器U8?U13、帶隔離變壓器的RJ45插座Jl、232收發器1、EPCS配置芯片電路2、Jtag 接口 3、FPGA 芯片電路 4、SM-6P-PCB 插座 J2 ?J7 ;
[0009]FPGA芯片電路4的MII數字信號輸出輸入端與PHY芯片電路Ul的MII數字信號輸入輸出端連接；PHY芯片電路Ul的差分MAC數據幀輸出輸入端連接在帶隔離變壓器的RJ45插座Jl上；FPGA芯片電路4的第一路485數字信號輸入輸出端通過數字光電耦合器U2與485收發器U8的數字信號輸出輸入端連接，FPGA芯片電路4的第二路485數字信號輸入輸出端通過數字光電耦合器U3與485收發器U9的數字信號輸出輸入端連接，FPGA芯片電路4的第三路485數字信號輸入輸出端通過數字光電耦合器U4與485收發器UlO的數字信號輸出輸入端連接，FPGA芯片電路4的第四路485數字信號輸入輸出端通過數字光電耦合器U5與485收發器UlI的數字信號輸出輸入端連接，FPGA芯片電路4的第五路485數字信號輸入輸出端通過數字光電親合器U6與485收發器U12的數字信號輸出輸入端連接，FPGA芯片電路4的第六路485數字信號輸入輸出端通過數字光電耦合器U7與485收發器U13的數字信號輸出輸入端連接，FPGA芯片電路4的串行數據輸入輸出端與EPCS配置芯片電路2的串行數據輸出輸入端連接，FPGA芯片電路4的232數據信號輸入輸出總線端與232收發器I的數據輸出輸入總線端連接，FPGA芯片電路4的Jtag測試數據輸出輸入端連接在Jtag接口 3上；485收發器U8?U13的485通信數據輸出輸入端分別連接SM-6P-PCB插座J2?J7 ；485收發器U8?U13采用隔離電源獨立供電。
[0010]所述PHY芯片電路UI選用的型號為88E1111，數字光電耦合器U2?U7選用的型號為ACPL-064L/K64L低功耗1MBd的數字CMOS光電耦合器；485收發器U8?U13選用的型號為ADM485 ;帶隔離變壓器的RJ45插座Jl選用的型號為HR911102A，232收發器I選用的型號為MAX3232CUE ；EPCS配置芯片電路2選用的型號為EPCS16SI8N ；FPGA芯片電路4選用的型號為EP4CE10E22可編程邏輯器件。
[0011]工作原理:本實施方式中圖1所示電路既可以充當主站也可以充當從站。6路RS485轉MAC層數據幀的工作過程如下:主站FPGA芯片電路4在接收到驅動器發送數據的指令時開始把收到的數據存在FPGA芯片電路4對應的寄存器里，當收到全部六個驅動器發送的指令后將寄存器里的數據存放在MAC數據幀對應的數據位里組裝成MAC數據幀的形式，然后將數據依次通過PHY芯片電路Ul、帶隔離變壓器的RJ45插座Jl和網線傳給從站電路。從站中的FPGA芯片電路4通過帶隔離變壓器的RJ45插座Jl、PHY芯片電路Ul接收數據，FPGA芯片電路4在接收完MAC層數據幀后將MAC層數據幀數據位的數據按照對應的順序分別通過數字光電耦合器U2?U7發送給相對應的485收發器U8?U13。編碼器電路在收到發送數據指令后經過3us的數據延遲將相應數據按照對應的順序分別通過485收發器U8?U13和數字光電耦合器U2?U7發送給FPGA芯片電路4。待FPGA芯片電路4接收到數據后將數據存儲到FPGA芯片電路4中對應的寄存器中，寄存器按照對應的軸數進行編址，在所有數據接收完成后將寄存器中的數據存放到MAC數據幀對應的位置開始組裝MAC數據幀，在MAC數據幀組裝完成后將數據依次通過PHY芯片電路Ul、帶隔離變壓器的RJ45插座Jl和網線傳輸給主站電路。主站FPGA芯片電路4依次通過網線、帶隔離變壓器的RJ45插座Jl和PHY芯片電路Ul接收編碼器的返回值，按照MAC數據幀中數據位的順序將返回的數值通過數字光電耦合器U2?U7發送給相對應的485收發器U8?U13后傳送給各個編碼器對應的驅動器。電路對于各個軸的驅動器和編碼器的識別通過寄存器存儲實現，而每個軸的寄存器對應于固定MAC層數據位。
[0012]RS232部分的工作過程如下:通過上位機發送自定義的報文其發送報文格式包括電路板 ID、讀寫狀態、phy address、phy register address、register data 等部分組成。當FPGA芯片電路4接收到對應的phy芯片寄存器讀寫指令時啟動SMI協議配置PHY芯片電路Ul的控制寄存器和控制擴展寄存器，從而達到控制PHY芯片電路Ul工作模式的目的，其默認工作模式為全雙工10Mbps交叉工作模式。
【主權項】
1.一種基于MAC層的6路編碼器信號傳輸的電路，其特征在于它包括PHY芯片電路Ul、數字光電耦合器U2?U7、485收發器U8?U13、帶隔離變壓器的RJ45插座Jl、232收發器(I)、EPCS 配置芯片電路(2 )、Jtag 接口( 3 )、FPGA 芯片電路(4 )、SM-6P-PCB 插座 J2 ?J7 ; FPGA芯片電路(4)的MII數字信號輸出輸入端與PHY芯片電路Ul的MII數字信號輸入輸出端連接；PHY芯片電路Ul的差分MAC數據幀輸出輸入端連接在帶隔離變壓器的RJ45插座Jl上；FPGA芯片電路(4)的第一路485數字信號輸入輸出端通過數字光電耦合器U2與485收發器U8的數字信號輸出輸入端連接，FPGA芯片電路(4)的第二路485數字信號輸入輸出端通過數字光電耦合器U3與485收發器U9的數字信號輸出輸入端連接，FPGA芯片電路(4)的第三路485數字信號輸入輸出端通過數字光電耦合器U4與485收發器UlO的數字信號輸出輸入端連接，FPGA芯片電路(4)的第四路485數字信號輸入輸出端通過數字光電耦合器U5與485收發器UlI的數字信號輸出輸入端連接，FPGA芯片電路(4)的第五路485數字信號輸入輸出端通過數字光電親合器U6與485收發器U12的數字信號輸出輸入端連接，FPGA芯片電路(4)的第六路485數字信號輸入輸出端通過數字光電耦合器U7與485收發器U13的數字信號輸出輸入端連接，FPGA芯片電路(4)的串行數據輸入輸出端與EPCS配置芯片電路(2)的串行數據輸出輸入端連接，FPGA芯片電路(4)的232數據信號輸入輸出總線端與232收發器(I)的數據輸出輸入總線端連接，FPGA芯片電路(4)的Jtag測試數據輸出輸入端連接在Jtag接口(3)上；485收發器U8?U13的485通信數據輸出輸入端分別連接SM-6P-PCB插座J2?J7 ；485收發器U8?U13采用隔離電源獨立供電。
【專利摘要】一種基于MAC層的6路編碼器信號傳輸的電路，它屬于機器人的數據通信協議轉換的技術領域。FPGA芯片電路的MII數字信號輸出輸入端與PHY芯片電路U1的MII數字信號輸入輸出端連接；PHY芯片電路U1的差分MAC數據幀輸出輸入端連接在帶隔離變壓器的RJ45插座J1上，FPGA芯片電路的第一路到第六路485數字信號輸入輸出端分別通過數字光電耦合器U2～U7與485收發器U8～U13的數字信號輸出輸入端連接，FPGA芯片電路的串行數據輸入輸出端與EPCS配置芯片電路的串行數據輸出輸入端連接。本實用新型可以穩定的將絕對值編碼器的RS485信號轉化為MAC數據幀進行傳輸。增加了編碼器數據的傳輸距離和穩定性。在MAC層數據幀的基礎上做了修改，增加數據使用幀的使用率，保證了數據發送和接收的實時性。
【IPC分類】H04L29/06
【公開號】CN204615855
【申請號】CN201520382994
【發明人】周文彪, 張彥欽, 孔民秀
【申請人】哈爾濱博強機器人技術有限公司
【公開日】2015年9月2日
【申請日】2015年6月5日