專利名稱：具有自動預充電功能的同步半導體存儲器裝置的制作方法
技術領域：
本發明涉及對行鏈預充電的半導體存儲器裝置，特別涉及對行鏈自動預充電的同步半導體存儲器裝置。
已經開發出的具有高速操作能力的同步半導體存儲器裝置，它能夠對應從外部提供的具有恒定周期的系統時鐘(或同步時鐘)執行選取數據一切所需的操作。由于模式設置寄存器的使用，這樣，同步半導體存儲器設置了各種測定等待時間和脈沖長度的操作模式。在半導體存儲器裝置中，如果完成了一行的讀或寫，必須對啟動行鏈預充電以便完成下一行的讀或寫操作。如

圖1所示，在常規的半導體存儲器裝置中，在一行啟動后，只有當施加來自外部預充電命令時，行鏈才被預充電。在對應系統時鐘操作和根據測定脈沖串長度和等待時間信息執行讀/寫操作的同步半導體存儲器裝置中，如果響應如上所述的來自外部的預充電命令執行對行鏈的預充電操作，其缺點是對行鏈預充電的適當時間點會強行檢測，并難以實行有效的(例如，電能消耗減小)預充電操作。
因而，本發明的目的是提供一種能夠在其內部對行鏈自動預充電的同步半導體存儲器裝置。
本發明的另一個目的是提供一種具有可靠地對行鏈預充電功能的同步半導體存儲器裝置。
為完成上述目的，根據本發明的半導體存儲器裝置包括許多存儲體，行地址選通信號緩沖器，列地址信號緩沖器和列地址發生器，及對應與具有預測定頻率的系統時鐘相關的脈沖串長度和等待時間信息執行數據存取操作，還包括一個信號發生裝置，在一個存儲器體的地址操作完成后，響應行地址選通脈沖信號產生一個自動預充電存儲體用的信號，信號具有脈沖串長度和等待時間信息的。這樣，預充電信號就可以傳輸到行地址選通信號緩沖器，從而允許行地址選通信號緩沖器對一個存儲體預充電。
下面的本發明的優選實施例的詳細說明將參照附圖進行。
圖1是顯示根據慣用預充電方法的時序圖；圖2是本發明的預充電功能結構的方框圖；圖3是圖2中的本發明RAS緩沖器的電路圖；圖4是圖2中所示的本發明的脈沖串/等待時間信息信號發生器的電路圖；圖5是圖2中所示的本發明的脈沖串/等待時間信息信號探測器的電路圖；圖6是圖2中所示的本發明的預充電信號發生器的電路圖；圖7是根據本發明自動預充電方法操作的時序圖，假定系統時鐘為66MHZ，脈沖串長度為4，CAS等待時間為2；圖8是根據本發明自動預充電方法操作的時序圖，假定系統時鐘為66MHZ，脈沖串長度為2，CAS等待時間為2。
為完成根據本發明的自動預充電功能，圖2所需的結構包括接收行地址選通脈沖信號RAS然后產生行主時鐘φR1和φR2的RAS緩沖器100；接收列地址選通脈沖信號CAS并產生驅動列關聯的控制電路的列主時鐘φC的緩沖器200；接收并緩沖地址信號Ai至CMOS電平，然后產生來自緩沖地址信號的許多列地址信號(包括CA10，CA11和CA11)的列地址發生器300；接收列主時鐘φC和計算列地址信號然后產生檢測脈沖串長度結束狀態的脈沖串長度探測信號COSI的脈沖串檢測器400的末端；接收行主時鐘φR1和φR2然后產生定時控制信號φS1DQ和φS2DQ的定時控制器500；接收脈沖串長度檢測信號COSI、CAS等待時間信息信號CLm(＂m＂表示取數時間數值)，WE啟動信息信號φWR(WE是能寫信號)和脈沖串長度信號SZn(＂n＂表示脈沖串長度)然后產生脈沖串/等待時間信息信號COSA的脈沖串/等待時間信息信號發生器600；接收定時控制信號φSIDO和φS2DO，脈沖串/等待時間信息信號COSA，由預充電信號發生器800產生的列地址啟動檢測信號CA11A和CA11A，然后產生脈沖串/等待時間信息檢測信號COSAP的脈中串/等待時間信息檢測器700；接收列地址信號CA10、CA11和CA11脈沖串長度檢測信號COSI和脈沖串/等待時間信息檢測信號COSAP，然后對RAS緩沖器100產生和提供預充電信號φAP1和φAP2和對脈沖串/等待時間信息檢測器700產生和提供啟動檢測信號CA11A和CA11A的預充電信號產生器800。
圖3是圖2中RAS緩沖器100的具體電路圖，示出了為完成本發明自動預充電功能必需的最低限度的結構。P-溝道輸入型差動放大器10接收參考電壓VREF和行地址選選通信號RAS，將行地址選通信號RAS放大與參考電壓與行地址選通信號間的差值相同的量，然后輸出已整形成CMOS電平的內部行地址通信號RAS。差動放大器10的輸出信號通過三個反相器11送入傳輸門電路14。傳輸門電路14的操作由系統時鐘CLK控制，通過傳輸門電路14的信號送到鎖存器15。鎖存器15的輸出信號被反相并加到反相器16的PMOS晶體管17和NMOS晶體管19，PMOS晶體管17的源極與電源電壓Vcc相接，NMOS晶體管19的漏極與反相器16的輸出端相接，接收系統時鐘CLK和單片選擇信號φCS的與非門13的輸出信號加到連接在PMOS晶體管17的和NMOA晶體管19的漏極之間的PMOS晶體管18的柵極。被反相的輸出信號加到連接在NMOS晶體管19和襯底電壓(地電壓)之間的NMOS晶體管20的柵極。反相器16的輸出信號通過兩個反相器21加到脈沖整形電路22。
選擇存儲體的地址信號SRA11通過兩個反相器24加到與非門29并通過反相器27加到與非門31。在寫啟動信號WE被啟動后，被啟動的信號φWRCF通過反相器25加到與非門29和31，并通過反相器26加到與非門32和34上。與非門29的輸出信號加到與非門32和33上，反相器26的輸出信號通過反相器30加到與非門33和35上，與非門31的輸出信號加到與非門34和35上，脈沖整形電路22的輸出信號共同加到與非門32、33、34和35上。與非門32的輸出信號加到PMOS晶體管38的柵極，PMOS晶體管的源-漏極通路連接在電源電壓Vcc和第一檢測節點40之間。與非門33的輸出信號通過反相器36加到其漏-源極通路連接在第一檢測節點40和襯底電壓Vss(地電壓)之間的NMOS晶體管39的柵極，與非門34的輸出信號加到其源-漏極通路連接在電源電壓Vcc和第二檢測節點43之間的PMOS晶體管41的柵極。與非門35的輸出信號通過反相器37加到其漏-源極通路接在第二檢測節點43和地電壓Vss之間的NMOS晶體管42的柵極。
在第一檢測節點40和襯底電壓Vss之間連接NMOS晶體管46的漏-源極通路。NMOS晶體管46的柵極與接收電源電壓值檢測信號φVCCH和從圖2中的預充電信號發生器800產生的第一預充電信號φAP1的與非門1的輸出端相接。同樣，在第二檢測點43與襯底電壓Vss之間連接NMOS晶體管48的漏-源極通路，NMOS晶體管48的柵極與接收電源電壓值檢測信號φVCCH和從圖2中的預充電信號發生器800產生的第二預充電信號φAP2的與非門2的輸出端連接。第一和第二檢測節點40和43上的信號通過鎖存器45、47和反相器49、50分別產生第一和第二行主時鐘φR1和φR2。行主時鐘加到行關聯的控制電路上。也就是加到控制存儲體并驅動字線的電路上。
圖4是圖2中脈沖串/等待時間信息信號發生器600的具體電路圖，從圖2中的脈沖串檢測器400的末端產生的脈沖串長度檢測信號COSI通過CMOS型傳輸門63、鎖存器65和傳輸門67傳輸到鎖存器73上。傳輸門63的n型電極和傳輸門67的P型電極由被反相器61反相的系統時鐘CLK控制。傳輸門63的P型電極和傳輸門67的n型電極由通過反相器61和69的系統時鐘CLK控制。PMOS晶體管71的源-漏極通路連接在電源電壓Vcc和鎖存器73之間。電源電壓值檢測信號φVCCH加到PMOS晶體管71的柵極。脈沖串長度檢測信號COSI通過傳輸門64輸出作為脈沖串/等待時間信息信號COSA的信號，鎖存器73的輸出信號通過傳輸門68也輸出作為脈沖串/等待時間信息信號COSA的信號。傳輸門64和68響應接收CAS等待信息信號CLm、脈沖串長度信號SZn和WE啟動信息信號φWR的或非門62的輸出信號而被控制。傳輸門64的n型電極和傳輸門68的P型電極直接與或非門62的輸出端相接。傳輸門64的P型電極和傳輸門68的n型電極由通過反相器66的或非門62的輸出信號控制。通過傳輸門64和68產生的脈沖串/等待時間信息信號COSA傳輸到圖2中的脈沖串/等待時間信息控制器700。
圖5是圖2中脈沖串/等待時間信息檢測器700的具體電路圖。脈沖串/等待時間信息信號加到脈沖整形電路75上，脈沖整形電路75的輸出端與其源-漏極通路連接在電源電壓Vcc和節點74之間的PMOS晶體管76的柵極相接，NMOS晶體管77的漏-源極通路連接在節點74與襯底電壓Vss之間。節點74通過鎖存器78和反相器79同與非門83的輸入端相接。與非門83的另一輸入端同與非門82的輸出端相接。與非門82輸出從圖2中預充電發生器800產生的列地址啟動檢測信號CA11A和CA11A與從圖2中定時控制器500產生的定時控制信號φS1DQ和φS2DQ之間的邏輯比較組合狀態。定時控制信號φS1DQ和列地址啟動檢測信號CA11A加到與非門80上。定時控制信號φS2DQ和列地址啟動探測信號CA11A加到與非門81上，與非門80和81的輸出信號加到與非門82上。通過脈沖整形電路84產生的與非門83的輸出信號作為脈沖串/等待時間檢測信號COSAP。脈沖整形電路84的輸出端通過脈沖整形電路85與NMOS晶體管77的柵極相接。
圖6是圖2中預充電信號發生器800的具體電路圖。列地址信號CA11和CA11分別加到與非門86和87，列地址信號CA10共同加到與非門86和87上。通過傳輸門90和鎖存器92產生的與非門86的輸出信號作為列地址啟動檢測信號CA11A。通過傳輸門91和鎖存器93產生的與非門87的輸出信號作為列地址啟動檢測信號CA11。傳輸門90和91由接收脈沖串長度檢測信號COSI的脈沖整形電路88的輸出信號控制。傳輸門90和91的P型電極直接與脈沖整形電路88的輸出端相接，其n型電極通過反相器89與脈沖整形電路88的輸出端相接。鎖存器92和93的輸出信號分別加到共同接收脈沖串/等待時間信息檢測信號COSAP的與非門94和95上。通過反相器96和97分別產生的與非門94和95的輸出信號作為第一和第二預充電信號φAP1和φAP2。
下面結合圖7的時序描述根據本發明的自動預充電操作，這里假設系統時鐘CLK的頻率為66MHZ，脈沖串長度為4，CAS等待時間值為2。首先說明在始于時間t1時刻的閱讀周期中的自動預充電操作。在時刻t1，如果行地址選通信號RAS對低狀態啟動，行地址被鎖存。參照圖3，差動放大器10的輸出信號變成由啟動的行地址選通信號RAS觸發的邏輯高狀態，如果系統時鐘CLK處于邏輯低狀態，邏輯低狀態信號加到反相器16的PMOS晶體管17的柵極。系統時鐘CLK呈現邏輯高狀態(時鐘1)、傳輸門電路14斷開，反相器16的P通道晶體管18導通(單片選擇信號φCS在操作中保持在邏輯高狀態)，使反相器16的輸出結果呈現邏輯高狀態。這樣，使脈沖整形電路22的輸出信號變成邏輯高狀態的短脈沖，然后加到與非門32、33、34和35，以啟動這些與非門。由于信號φWRCF處于邏輯低狀態(因為寫啟動信號WE未啟動)，如果存儲體選擇信號SRA11呈現邏輯高狀態，邏輯高狀態的行主時鐘φR2由被邏輯低狀態的與非門34輸出信號導通的PMOS晶體管41產生。假設這個行主時鐘φR2加到第二存儲體的行關聯電路(本發明是加到具有兩個存儲體的半導體存儲器裝置上)，按邏輯高狀態的存儲體選擇信號SRA11的量被輸入，行主時鐘φR2通過鎖存器47保持在邏輯高狀態，如圖7所示。與此相反，如果輸入邏輯低狀態的存儲體選擇信號SRA11是輸出邏輯高狀態的行主時鐘φR1而不是輸出行主時鐘φR2，以啟動第一存儲體的行關聯電路。
在時刻t2，由于列地址選通信號CAS被啟動，列地址CAi被鎖存。自動預充電是否進行，通過使用列地址信號CA10和CA11的邏輯狀態來測定，即，如圖7所示，如果列地址信號CA10和CA11處于邏輯高狀態，測定執行自動預充電操作。
在圖4中，如果在CAS等待時間信息信號中m為3(當CAS等待時間為3時變為邏輯高狀態)，在脈沖串長度信號SZn中n為2(當脈沖串長度為2時變為邏輯高狀態)，由于在圖7中CAS等待時間為＂2＂，脈沖串長度為＂4＂，CL3和SZ2都處于邏輯低狀態。還由于處于閱讀周期，WE啟動信息信號φWR保持在邏輯低狀態。所以傳輸門64導通，傳輸門68斷開，以便在時刻t3啟動的脈沖長度檢測信號COSI通過傳輸門64(下文中提及的＂直接傳輸通路601＂)產生作為邏輯高狀態的脈沖串長度/等待時間信息信號COSA。參照圖5，邏輯高狀態的脈沖串/等待時間信息信號COSA通過脈沖整形電路75，然后加到PMOS晶體管76極的柵極作為邏輯低狀態短脈沖。此后通過鎖存器78和反相器79，邏輯高狀態的短脈沖從節點74加到與非門83。由于定時控制信號φS1DQ和列地址啟動檢測信號CA11A處于邏輯低狀態，定時控制信號φS2DQ和列地址起動檢測信號CA11A處于邏輯高狀態，施加到與非門83上的與非門82的輸出信號呈現邏輯高狀態。從而使與非門83的輸出信號變為邏輯低狀態信號。因此，該邏輯低狀態信號通過脈沖整形電路84輸出作為短脈沖邏輯高狀態的脈沖串/等待信息檢測信號COSAP，如圖7所示。在脈沖整形電路84和NMOS晶體管77之間構成反饋環路的脈沖整形電路85檢測到邏輯高狀態的脈沖串/等待時間信息檢測信號COSAP已轉變為邏輯低狀態，然后，把邏輯高狀態短脈沖信號加到NMOS晶體管77的柵極，這樣，用以關閉脈沖串/等待時間信息檢測信號COSAP。
參照圖6，列地址啟動檢測信號CA11A和CA11A是靠邏輯高狀態的列地址信號CA10和CA11從鎖存器92和93分別以邏輯低和高狀態產生的。傳輸門90和91由響應邏輯高狀態的脈沖串長度檢測信號COSI的邏輯低狀態短脈沖導通。這樣，鎖存器92和93通過脈沖串長度檢測信號COSI保持存儲列地址信號CA11的邏輯狀態。由于產生于圖5的脈沖串/等待時間信息檢測信號COSAP處于邏輯高狀態，第一預充電信號φAP1呈現邏輯高狀態(未啟動狀態)，第二預充電信號φAP2呈現邏輯低狀態(啟動狀態)。
參照圖3，從圖6分別產生的邏輯高狀態和低狀態的第一和第二預充電信號預充電信號φAP1和φAP2分別加到與非門1和2。因而邏輯低狀態信號加到接在檢測節點40和襯底電壓Vss之間的NMOS晶體管46的柵極，邏輯高狀態信號加到連接在檢測節點43和襯底電壓Vss之間的NMOS晶體管48的柵極。結果，保持邏輯高狀態的行主時鐘φR2通過下拉NMOS晶體管48的導通變為邏輯低狀態，如圖6所示。即，因為驅動未起動的第二存儲體的行主時鐘φR2(例如驅動閱讀操作)已經啟動，第二存儲體自動執行預充電操作。第二存儲體(未顯示)的預充電操作以公知的方法進行，所以不在本發明的優選實施例中描述。在現有技術中，為了在一個周期閱讀操作完成后對任一存儲體預充電，預充電命令必須從外部強迫加入。
在始于時刻t4的寫周期自動預充電操作中，由于WE啟動信息信號φWR變成圖4中的邏輯高狀態，以作為在時刻t5對邏輯低狀態啟動寫啟動信號WE，在延遲來自脈沖串長度檢測信號COSI的系統時鐘的一個時鐘相同時間后，產生脈沖串/等待時間信息信號COSA，如圖7所示。也就是說隨著系統時鐘CLK的時鐘14變為邏輯低狀態，脈沖串長度檢測信號COSI通過傳輸門63在鎖存器65上儲存(在這一時刻，傳輸門67斷開)。隨著系統時鐘CLK的時鐘15變為邏輯高狀態，儲存在鎖存器65上的信號通過傳輸門67，鎖存器73和傳輸門68(下文中提及的＂延遲通路602＂)，然后產生作為延遲與來自脈沖串長度檢測信號COSI的一個時鐘時間的脈沖串/等待時間信息信號COSA。保持間隔等于上述閱讀同期的長度，因為在時刻t6，啟動第二存儲體的行主時鐘φR2被邏輯低狀態的第二預充電信號φAP2制約對邏輯低狀態不啟動，第二存儲體的自動預充電操作被完成。
參照在脈沖串長度為2時顯示根據本發明的自動預充電方法的圖8，當脈沖串長度信號SZn(n＝2)處于邏輯高狀態和或非門62呈現邏輯低狀態時，脈沖串長度探測信號COSI通過延時通路602傳輸。隨后，當延遲與來自脈沖串長度檢測信號COSI的系統時鐘CLK的一個時鐘相同時間后，產生脈沖串/等待時間信息信號COSA。此外，由于作為通過脈沖整形電路75的短脈沖輸出的脈沖串/等待時間信息信號COSA對應從RAS啟動時間點產生的具有預檢測時間間隔的定時控制信號φS2DQ的邏輯狀態，以便通過與非門83，如果定時控制信號φS1DQ處于邏輯高狀態，則脈沖串/等待時間信息檢測信號COSAP呈現邏輯低狀態。圖8中的虛線顯示了RAS信息未控制自動預充電的情況。因此，圖8顯示了產生自動預充電信號φAP1和φAP2所需的脈沖串/等待時間信息檢測信號COSAP被關RAS的信息和關聯脈沖串長度和CAS等待時間的信息干擾的事實。
由于根據本發明的所述自動預充電信號的產生于與同步半導體存儲器裝置中使用的脈沖串長度和等待時間有關的信息，并與在半導體存儲器裝置中基本上用于數據選取的行和列地址選通信號RAS，CAS有關的信息對應，這樣就可以實現有效和可靠的自動預充電功能。
為了反映產生自動預充電信號所需要的信息，圖4-圖7顯示了本發明上述實施例使用的電路構造，然而根據本發明的自動預充電信號還可以由其它電路結構產生。
權利要求
1.使用行和列地址選通信號并具有由許多存儲單元組成的許多存儲體半導體存儲器裝置，所述的半導體存儲器裝置包括信號發生裝置，在存儲體地址操作完成后，響應對應行和列地址選通信號的信號，產生對一個存儲體自動預充電的信號。
2.半導體存儲器裝置具有許多存儲體，行地址選通信號緩沖器，列地址信號緩沖器和列地址發生器，并與具有預定頻率的系統時鐘相關的脈沖串長度和等待時間信息響應執行數據存取操作，所述的半導體存儲器裝置包括；信號發生裝置，在存儲體地址操作完成后，響應所述地址選通信號產生對一個存儲體自動預充電的信號、信號具有所述脈沖串長度和等待時間信息。
3.半導體存儲器裝置具有包括許多存儲單元的許多存儲體，產生驅動行關聯控制電路的行主時鐘的電路，該行關聯控制電路包含一個存儲體，響應從外部施加的行地址選通信號和存儲體選擇信號，并與具有預定頻率的系統時鐘相關的脈沖長度和等待時間信息響應，執行數據存取操作，所述半導體存儲器裝置包括電路信號供給裝置，完成一個存儲體的地址操作后，響應行地址選通信號，電路產生列地址時鐘，信號具有脈沖串長度的等待時間信息。
4.半導體存儲器裝置具有包括許多存儲單元的許多存儲體；產生驅動行關聯控制電路的行主時鐘的電路，該行關聯控制電路包含在一個存儲體中，響應從外部加入的行地址選通信號和存儲體選擇信號；接收來自外部的列地址選通信號并隨后產生驅動列關聯控制電路的列主時鐘的電路；該列關聯控制電路包含在一個存儲體中；接收外來地址信號并隨后產生列地址信號的電路；電路響應與具有預定頻率的系統時鐘相關的脈沖串長度和等待時間信息，執行數據存取操作，所述半導體存儲器裝置包括電路信號供給裝置，在完成一個存儲體的地址操作后，產生所述列地址主時鐘以響應行地址選通信號，信號具有脈沖串長度和等待時間信息。
5.半導體存儲器裝置具有包括許多存儲單元的許多存儲體；產生驅動行關聯控制電路的行主時鐘的電路，該行關聯控制電路包含在一個存儲體中，響應從外加的行地址選通信號和存儲體選擇信號；接收外來的列地址選通信號并隨后產生驅動列關聯控制電路的列主時鐘的電路，該列關聯控制電路包含在一個存儲體中；接收外來地址信號并隨后產生列地址信號的電路；并響應與具有預定頻率的系統時鐘相關的脈沖串長度和等待時間信息，執行數據存取操作，所述半導體存儲器裝置包括產生對應行主時鐘的定時控制信號的裝置；接收定時控制信號和具有脈沖串長度和取數時間信息信號并隨后產生列地址選通信號和具有所述脈沖串長度和等待時間信號的信息的檢測信號的裝置。給電路傳輸信號的裝置，該裝置產生所述的行主時鐘預定電信號，與所述脈沖串長度，所述列地址信號和所述信息檢測信號的檢測信號響應。
全文摘要
根據本發明的半導體存儲器裝置，具有許多存儲體，行地址選通信號緩沖器，列地址緩沖器和列地址發生器，并與具有預定頻率的系統時鐘有關的脈沖串長度和等待時間信息響應，執行數據選取操作，包括在存儲體地址操作完成后，響應行地址選通信號和具有脈沖串長度和等待時間信息，產生對一個存儲體自動預充電的信號的信號發生裝置。
文檔編號G11C8/10GK1115103SQ9510323
公開日1996年1月17日 申請日期1995年3月3日 優先權日1994年3月3日
發明者金奎泓 申請人:三星電子株式會社