專利名稱：包括具有低電壓讀/寫操作的存儲器的集成電路的制作方法
技術領域：
本發明總體涉及電路，具體地涉及一種包括具有低電壓讀/寫操作的存儲器的集成電路。
背景技術：
較新一代的集成電路日益使用低供給電壓以減少功耗。然而，當低供給電壓被用于讀/寫包括在集成電路中的存儲器時，其降低了存儲器位單元的性能。作為示例，較低供給電壓導致位單元較低的讀/寫容限。為了維持讀/寫容限，常規地，電路設計者被迫使用較高的供給電壓。換句話說，位單元具有可接受讀/寫容限所需的最小供給電壓變成導致更高功耗的用于整個集成電路的供給電壓。
如果能夠改善位單元讀/寫容限，較低供給電壓能夠用于集成電路。典型地，通過增大位單元的尺寸，能夠改善位單元讀/寫容限。然
iiu ， 込丄百乂川j ttruL平乂u不-d2^ 口、ji^a^， /y、iiu寸狄it'l諾器(5用tfJl2i壤tB瑁加了。
因此，存在對一種集成電路的需要，其在不增大位單元的尺寸的情況下，包括具有低電壓讀/寫操作的存儲器。


通過參考附圖，本發明可以得到更好地理解，并且可以使其多個目的、特征及優勢對于本領域的技術人員變得更明顯。
圖i示出了根據本發明的一個實施例的具有存儲器的示例性集成
7電路的圖2示出了根據本發明的一個實施例的圖1所示的存儲器的示例性 部分的圖3示出了根據本發明的一個實施例的位單元的示例性實施方式
的圖4示出了根據本發明的一個實施例的位單元電壓復用器的示例 性實施方式的圖5示出了根據本發明的一個實施例的圖3的位單元的讀操作的示 例性時序圖6示出了根據本發明的一個實施例的圖3的位單元的寫操作的示 例性時序圖；以及
圖7示出了根據本發明的一個實施例的用于改善位單元的寫容限 的示例性電路；
技術人員應理解，圖中的元素是為了簡明和清晰的目的而示出的， 并非是一定按比例繪制的。例如，圖中一些元素的尺度相對于其他元 素可能做了放大，以有助于改善對本發明的實施例的理解。
具體實施例方式
下文對用于實施本發明的方式作了詳細描述。該描述目的是闡釋 本發明，而不應被視為限制性的。
在一方面，提供了一種具有低電壓讀/寫操作的集成電路。集成電 路可以包括處理器和多個存儲器單元，多個存儲器單元以行和列組織， 并且與該處理器耦合，其中，存儲器單元的行包括字線并且所有的存 儲器單元與該字線耦合，以及其中，存儲器單元的列包括位線并且所 有存儲器單元與該位線耦合。集成電路還可以包括用于接收第一電源 電壓的第一電源電壓節點，以及用于接收第二電源電壓的第二電源電 壓的節點，其中，提供第一電源電壓以向該處理器供電，并且其中， 提供第一電源電壓，以在多個存儲器單元的第一存取操作期間，向全
8部多個存儲器單元或多個存儲器單元的至少一個供電，并且其中，提 供第一電源電壓或第二電源電壓，以在多個存儲器單元的第二存取期 間，向多個存儲器單元供電。
在另一方面中，提供一種集成電路，其包括以行和列組織的多個 存儲器單元，多個存儲器單元的每一個包括用于接收存儲器單元電源 電壓的電源電壓節點，其中，存儲器單元的行包括字線并且所有存儲 器單元與該字線耦合，并且存儲器單元的列包括真和/或補碼位線并且
所有存儲器單元與一個或多個位線耦合。集成電路還可以包括存儲器
單元電源復用電路，其與多個存儲器單元的每個的電源電壓節點耦合， 該存儲器單元電源復用電路用于在寫操作期間將第一電源電壓提供至
選定列的存儲器單元的電源電壓節點；該存儲器單元電源復用電路用 于在寫操作期間將大于該第一電源電壓的第二電源電壓提供至所有未
選定列的電源電壓節點。集成電路還可以包括放電電路，其與多個存 儲器單元的每個的電源電壓節點耦合，該放電電路用于在寫操作的第 一部分期間，將選定列的存儲器單元的存儲器單元供電電壓端子上的 電壓，從第一電源電壓改變成低于第一電源電壓的預定電壓。
在又一方面中，提供了一種用于存取集成電路存儲器的方法。該 方法可以包括提供多個存儲器單元，多個存儲器單元的每個具有電源 電壓節點和在存儲節點和位線之間耦合的存取晶體管。該方法還可以 包括接收第一電源電壓。該方法還可以包括接收第二電源電壓，該第 二電源電壓大于第一電源電壓。該方法可以包括選擇第一電源電壓， 以在寫操作期間提供給選定列的存儲器單元的電源電壓節點。該方法 還可以包括選擇第二電源電壓，以在寫操作期間提供給未選定列的存 儲器單元的電源電壓節點。該方法還可以包括在寫操作的初始部分期
間，將選定列的存儲器單元的電源電壓節點從第一電源電壓放電至低 于第一電源電壓的預定電壓。
在又一方面，提供了一種存取集成電路存儲器的方法。該方法可
9以包括提供多個存儲器單元，多個存儲器單元的每個具有電源電壓節 點和在存儲節點和位線之間耦合的存取晶體管。該方法還可以包括接 收電源電壓。該方法還可以包括選擇電源電壓，以在寫操作期間提供 給選定列的存儲器單元的電源電壓節點。該方法還可以包括在寫操作 的初始部分期間，將選定列的存儲器單元的電源電壓節點從電源電壓 充電至高于第一電源電壓的預定電壓。
現在參考圖1，圖1示出了根據本發明的一個實施例的具有存儲 器的示例性集成電路的圖。作為示例，集成電路10可以包括與CPU14
耦合的存儲器12。經由VDD電壓端子，可以將電壓供給到存儲器12和 CPU 14。此外，經由AVoD電壓端子，可以將另一電壓供給存儲器12。 VDD電壓端子因此可以用于供給用于CPU的操作電壓。AVDD電壓端子 可以用于為存儲器12的至少一部分(諸如存儲器12的位單元陣列) 供給電壓。每個位單元可以具有寫容限和讀容限，并且寫容限可以基 本上大于讀容限。作為示例，位單元可以是靜態隨機存取存儲器單元。 VDD電壓端子可以是集成電路10的外部引腳或者連接。AVDD電壓端子 也可以是集成電路10的另一個外部引腳或連接。替換地，AVDD電壓 端子可以在集成電路IO的內部，因此，供給至該端子的電壓可以在集
成電路10的內部生成。例如，使用電荷泵可以生成供給至AVDD電壓
端子的電壓。供給至AVDD電壓端子的電壓也可以從連接至RC網絡的 鎖相環(PLL)電壓生成。也可以使用用于生成這些電壓的其他裝置。 此外，雖然圖l僅僅示出了一個存儲器和一個CPU，集成電路10可以 包括附加的存儲器和/或CPU。而且，集成電路10可以包括集成電路 10的操作所必要的附加部件。存儲器12可以被實現為高速緩沖存儲器。 存儲器12也可以被實現為獨立存儲器，諸如靜態RAM。
圖2示出了根據本發明的一個實施例的圖1所示存儲器的示例性 部分的圖。存儲器12的部分20可以包括位單元陣列22、行解碼器24、 以及列邏輯塊26。行解碼器24和列邏輯塊26可以用于從/向位單元讀 /寫數據，所述位單元諸如位單元陣列22的位單元30。例如，行解碼器24可以從CPU 14接收行地址(ROW—ADDR)信號。列邏輯塊26 可以接收各種信號，諸如列地址(COL—ADDR)信號、讀/寫(R/W) 信號，以及列選擇(COL_SEL)信號。行解碼器24和列邏輯塊26可 以包括附加信號。例如，列邏輯塊26可以提供數據和/或從CPU14接 收數據(DATA)。使用字線WL0-WLn和位線BL0-BLn和BLB0-BLBn， 可以存取位單元30和存儲器部分20的其他類似位單元。作為示例， 位單元，諸如位單元30可以以行和列來組織，作為存儲器部分20的 一部分。每列位單元可以耦合到列邏輯塊26。每列位單元還可以耦合 到位單元電壓復用器(BVM) 32。因此，在存儲器部分20中，BVM28 可以與列一樣多。每個BVM 32可以將電壓耦合至相應列的位單元。 因此，例如，BVM中的BVM0、 BVM1禾B BVMn可以將電壓分別耦 合至電壓端子VDDBITQ、 VDDBIT1以及VDDBITn。每個BVM32還可以接收 對應于VDD電壓端子與AVDD電壓端子的電壓。基于控制信號的每個 BVM 32還可以將耦合至VDD電壓端子的電壓或耦合至AVDD電壓端子 的電壓耦合至其相對應的Vddwt端子。因此，使用BVM28，在特定操 作(諸如寫操作)期間，特定列可以被耦合至VDD電壓端子，同時其 他列可以被耦合至AVDD電壓端子。每個BVM 32可以從BVM控制塊 34接收控制信號。BVM控制塊34也可以接收與VDD電壓端子和AVDD 電壓端子相對應的電壓、讀/寫(R/W)信號、以及列選擇(COL—SEL) 信號。
在寫操作期間，BVM 28可以由BVM控制34控制，使得與正被 寫入的列相對應的VDDBIT端子被切換到與供給至處理器的電壓基本相 等的電壓，即，被供給至VDD電壓端子的電壓減去與連接有二極管的 p-MOS晶體管相對應的閾值電壓，而位單元陣列22的未被寫入的其他 列的VDDB汀端子被耦合至被供給至AVDD電壓端子的電壓。替換地，與 被寫入的列相對應的VoDWT端子可以被維持在被供給至VoD電壓端子
的電壓，而位單元陣列22的未被寫入的其他列的Vddb汀端子可以被切 換到被供給至AVoD電壓端子的電壓。應該注意的是，未被選擇用于寫 的列包括耦合到被斷言(asserted)的字線的位單元。實際上，這些位
11單元的存儲節點曝露于預充電位線，從而產生偽讀操作。因此，將VDDBIT 端子切換到更高的AVoD改善這些位單元的讀容限，并且作為處理器電 壓電源VDD的它們的穩健性降低。在讀操作期間，與位單元陣列22的 所有列相對應的VDDWT端子可以從被供給至VoD電壓端子的電壓被切
換到供給至AVoD電壓端子的電壓。在待機模式期間，與位單元陣列
22的所有列相對應的VDDBtT端子可以被切換到被供給至VDD電壓端子
的電壓減去連接有二極管的p-MOS晶體管的閾值電壓。本領域的技術 人員應當認識到，BVM控制34可以被進一步配置成接收附加輸入信 號，該附加輸入信號將以與本公開中所描述的細節不同的方式來修正 BVM28的行為方式。例如，對于當處理器VDD電壓是高于某個電平時
的情形，從VDDWT端子至AVDD電壓端子的切換能夠被禁止，以便位單
元足夠穩健，從而不要求在它的VDDBrr端子的更高AVDD電壓。替換地， 該切換可以被禁止，以允許更完整的位單元穩健性測試。
圖3示出了根據本發明的一個實施例的位單元的示例性實施方式 的圖。示例性位單元30可以被實現為六晶體管單元。作為示例，如圖 3所示，位單元30可以包括傳輸晶體管(pass transistor) 36，其電流 端子之一耦合至位線BL，并且其控制端子耦合至字線WL。位單元30 可以還包括另一傳輸晶體管38,其電流端子之一耦合至位線BLB，并 且其控制端子耦合至字線WL。位單元30還可以包括上拉晶體管40， 其電流端子之一耦合至VDDBIT電壓端子(VDDBIT端子可以是諸如 Vddbito、 VDDBIT1以及VddbitJ9 Vddbit端子任何之一)。位單元30可 以還包括另一上拉晶體管42，其電流端子之一耦合至VDDBIT電壓端子。 位單元30還可以包括下拉晶體管44，其電流端子之一耦合至接地電壓 VssmT端子。位單元30還可以包括另一下拉晶體管46，其電流端子之 一耦合至電壓VssB訂端子。雖然圖3示出了使用六個晶體管實現的位單 元30，但可以使用更多的晶體管，例如，使用八個晶體管，來實現位 單元30。
由于位單元30可以根據位單元30是被寫入還是被讀取而經由
12Vddb汀和VSSBIT電壓端子接收不同的供給電壓，所以能夠調整包括位單元30的晶體管的傳導率，以獲得更好的性能。作為示例，在位單元讀
操作期間，VoDBrr電壓端子被耦合至被供給到AvDD電壓端子的電壓，
并且在位單元寫操作期間VDDB!T電壓端子被耦合至供給到該Vdd端子
的電壓或低于該電壓的閾值電壓。作為示例，根據位單元30被配置成在寫操作期間接收與vDD電壓端子耦合的電壓還是低于該電壓的閾值電壓，可以相對于上拉晶體管40的傳導率(conductance) J3pu不同地設置傳輸晶體管36的傳導率Ppc。例如，當位單元30被配置成在寫操作
期間接收與VDD電壓端子耦合的電壓，傳導系數比(3kj/(3pu可以提高。
類似地，與傳輸晶體管38和上拉晶體管42相對應的傳導率比|3PG/pPu也可以提高。如果必要，其他晶體管的傳導率，諸如下拉晶體管44和46的!3pD,也可以被調整。例如，可以降低下拉晶體管44和46的傳導率Ppd,以改善寫容限。然而，這不會太不利地影響讀容限，因為在讀
操作期間將VDDB汀電壓端子耦合至更高AvDD電壓端子產生了改善的讀
容限。換言之，通過在讀操作期間將VDDBrr電壓端子耦合至更高AvDD
電壓端子而引起的讀容限改善，也給予了位單元設計者改善寫容限的機會。晶體管的傳導率值可以以其他方式設置，以實現其他益處。作為示例，通過設置晶體管的傳導率值，在某些情況下，可以使得存儲器單元的寫容限基本上大于讀容限。例如，可以使得寫容限比在寫和
讀容限平衡的情況下至少大20%。通過設置存儲器單元存取晶體管相對于存儲器單元上拉晶體管的傳導系數比，可以實現這一點。替換地，在一些實例中，可以使得存儲器單元的讀容限基本上大于寫容限。
圖4示出了根據本發明的一個實施例的位單元電壓復用器的示意性實現方式的圖。作為示例，使用NOR門50、電平轉換器52、 NAND門54、逆變器56、 p-MOS晶體管58、 60、 62、 n-MOS晶體管64以及NOR門65，可以實現位單元電壓復用器(BVM) 32。與VDD電壓端子耦合的NOR門50可以接收列選擇(COLSELB)信號和寫激活(WRENB)信號。與AVDD電壓端子耦合的電平轉換器52，可以用于將NOR門50的輸出從VDD電壓電平轉換至AVDD電壓電平。在信號
13處理的這個階段不需要轉換該電平，因為轉換能夠在另一階段實施，例如，作為BVM控制34的部分。在寫操作期間，與被寫入的列相對
應的Vddbt端子可以與Vdd電壓端子耦合，而位單元陣列22的其他未被寫入的列的VDDBrr端子可以被切換到AVDD電壓端子。就BVM32的操作而言，在寫操作期間，信號COLSELB和WRENB均是邏輯低，以選擇將被寫入的列。對于這種情況，NOR門50生成高VDD—EN信號。電平轉換器52產生兩種輸出通過對VDD一EN信號進行電平轉換而生成的VDD_EN—LS，以及通過對VDD—EN信號進行逆變和電平轉換而生成的AVDD—EN_LS信號。當VDD_EN—LS信號被施加至NAND門54時，在p-MOS晶體管58的柵極的生成低電平信號，從而，對應的VDDmT端子被連接至VoD電壓端子。對于那些未被寫入的列，信號COLSELB為邏輯高；這導致NOR門50的輸出生成低VDD—EN信號。因此，對應于這些列的Vddb!t端子被從Vdd電壓端子切換到AVDD電壓端子。
替換地，在寫操作期間，與被寫入的列相對應的VDDmT端子被切
換到基本等于VDD電壓端子的電壓減去對應于連接有二極管的p-MOS晶體管62的閾值電壓的電壓，而位單元陣列22的其他列的Vddb汀端子被耦合至AVoD電壓端子。通過在NAND門54的另一輸入斷言低待機STDBYB信號，導致在NAND門54的輸出處的高信號，可以實現這一點，這又將關閉晶體管58。仍然參考圖4，作為寫操作的一部分，當與被寫入的列相對應的VDDBrr端子被切換到電壓，該電壓基本等于耦合到VDD電壓端子的電壓減去對應于連接有二極管的p-MOS晶體管62的閾值電壓，耦合到地的n-MOS晶體管64可以被接通，以在VDDBIT端子對電壓進行放電，使得從原始電壓(該電壓耦合至處理器和存儲器的其他列)至電壓(等于耦合至VDD電壓端子的電壓減去對應于連接有二極管的p-MOS晶體管62的閾值電壓)的轉換進行得更快，快于通過位單元泄漏的其他可能方式。作為示例，n-MOS晶體管64可以從NOR門65的輸出接收其柵極信號，而NOR門65又可以接收AVDD—EN—LS信號和寫脈沖(WR—PULSEB)信號。NOR門65的輸
14出在預定量時間維持被斷言，在這期間，n-MOS晶體管64維持傳導。本領域的技術人員應當認識到，NOR門65的輸出的精確電壓電平將確定在Vddb!t端子被下拉的比率，以及輸出的脈沖寬度將確定VDDBrr電壓下降的量。因此，根據本發明的實施例，耦合到n-MOS晶體管64的柵極的信號的電壓電平或持續時間可以改變。NOR門65維持被斷言的持續時間取決于諸如VoDB!t端子的電容和n-MOS晶體管64的傳導率等特征。這些特征受制造過程變化的影響，因此，實施例將包括增加外部微調信號，外部微調信號能夠在集成電路已經被制造后，調整脈沖寬度。
繼續參考圖4，在讀操作期間，與位單元陣列22的所有列相對應
的Vddwt端子可以從親合至VoD電壓端子的電壓被切換到與AVDD電
壓端子耦合的電壓。作為示例，通過使信號WRENB為高(與讀操作相對應)，因此使得NOR門50生成低VDD—EN信號，從而又使得AVDD_EN—LS信號為高，來實現這一點。當被逆變器56逆變時，高AVDD—EN—LS信號將使晶體管60接通，這導致相應的VDDBrr端子切換到與AVDD電壓端子耦合的電壓。因此，晶體管60可以用作提升電路(boosting circuit)，以提升耦合至特定列的電壓。每個BVM 32可以在讀操作期間執行該提升操作，如參考BVM之一所解釋。
在待機模式期間，與位單元陣列22的所有列對應的Vddwt端子可以被切換到耦合到VDD電壓端子的電壓減去對應于連接有二極管的p-MOS晶體管62的閾值電壓。這是因為，在NAND門54的另一輸入斷言低待機STDBYB信號，會導致在NAND門54的輸出處的高信號，NAND門54又將關閉晶體管58，并且因為晶體管60被關閉，VDDBIT端子將被切換到基本等于耦合到VDD電壓端子的電壓減去對應于連接有二極管的p-MOS晶體管62的閾值電壓的電壓。替換地和/或附加地，在待機模式期間，可以使用與耦合至VDD電壓端子和AVDD電壓端子的
電源不同的電源。雖然圖4示出了用于在VDDWT端子獲得不同電壓的
部件的特定方案，但可以使用其他的部件方案，以在VDDBrr端子獲得
15不同電壓。本領域的技術人員還應認識到，圖4代表完整的電壓切換 解決方案，其包括用于存儲器陣列的操作的讀、寫和待機模式。然而， 也顯而易見的是，根據本發明的實施例，也可以實現其他電壓切換解 決方案，其僅包括圖4中所示的元素的一部分。
圖5示出了根據本發明的一個實施例的用于圖3的位單元的讀操 作的示意性時序圖60(電壓相對于時間)。作為位單元30操作的部分，
作為示例，可以使用時鐘62的半周期以將耦合至VDDWT端子的電壓從
耦合至VDD電壓端子的電壓切換到耦合至AVDD電壓端子的電壓。這部 分時鐘周期如時鐘方案的VOLTAGE BOOST部分所示。因此，例如， 耦合至VDDB!T端子的電壓可能從0.8伏特(假定耦合至VDD電壓端子 的電壓被設置成0.8伏特)被切換到1.1伏特(假定耦合至AVDD電壓 端子的電壓被設置成1.1伏特)。如圖5所示，可以使用時鐘62的上 升沿，以觸發在VDDBn"端子的電壓64從耦合至VDD電壓端子的電壓切 換到耦合至AVoD電壓端子的電壓。也可以使用時鐘62的下降沿斷言 字線信號WL66,以執行讀操作。BL/BLB信號可以相應地響應。圖6 示出了根據本發明的一個實施的用于例圖3的位單元的寫操作的示意 性時序圖80 (電壓相對于時間)。作為位單元30的操作的部分，可以
使用時鐘82的半周期以將耦合至VDDBn端子的電壓，從耦合至VDD電 壓端子的電壓切換到耦合至AVDD電壓端子的電壓。時鐘周期的這部分
如時鐘方案的VOLTAGE BOOST/DECREASE部分84所示。被選定用 于寫的列使它們的Vddb!t端子稱合至在或低于Vdd電壓端子的電壓。 未被選擇的列使它們的Vddwt端子提升至AVdd電壓端子。因此，例如， 耦合至Vddb!t端子的電壓88可能從0.8伏特(假定耦合至VDD電壓端 子的電壓被設置成0.8伏特)被切換到1.1伏特(假定耦合至AVoD電 壓端子的電壓被設置成1.1伏特)。在寫操作期間，時鐘82的上升沿 也會觸發寫脈沖(WRITE PULSE)信號90。被斷言的WRITE PULSE信 號卯又會將耦合至VDDBIT電壓端子的電壓從耦合至VDD電壓端子的電 壓切換到耦合至VDD電壓端子的電壓減去連接有二極管的P-MOS晶體 管(例如，圖4的p-MOS晶體管62)的閾值電壓。作為示例，在VDDBIT電壓端子的電壓可以從0.8伏特切換到0.675伏特。基于邏輯零或邏輯 1是否正在被寫入位單元30中，時鐘82的下降沿也可以導致字線WL 信號94被斷言以及BL或BLB信號96被取消斷言(deasserted)。
如圖7所示，通過將修改的接地供給電壓提供至VssBrr端子，也 可以改善位單元30的寫容限。作為示例，在與位單元的列102相對應 的寫操作期間，寫激活(WRENB)信號可以關閉n-MOS晶體管104。 這可能導致在VssMT端子的電壓變成n-MOS晶體管106的閾值電壓。 通過使用NAND門110使p-MOS晶體管112接通，在VssBrr端子的電 壓可以被快速拉向n-MOS晶體管106的閾值電壓。NAND門被示出為 接收信號CLOSEL和WR—PULSE。信號CLOSEL和WR_PULSE的斷 言將使p-MOS晶體管112接通，并且這又以比通過位單元泄漏的其他 可能方式更快地將VssB訂端子上拉至n-MOS晶體管106的閾值電壓。 NAND門110的輸出在預定量時間維持被取消斷言，在此期間，p-MOS 晶體管112維持傳導。本領域的技術人員應認識到，NAND門110的 輸出的精確電壓電平將確定Vssb汀端子被上拉的比率，以及輸出的脈沖 寬度將確定VssBTT電壓增加的量。因此，根據本發明的實施例，人們可 以改變耦合至p-MOS晶體管112的柵極的信號的電壓電平或持續時 間。NAND門110應當維持被取消斷言的持續時間，取決于諸如VSSBIT 端子的電容性和p-MOS晶體管112的傳導率之類的特征。這些特征受 制造過程變化影響，因此， 一個實施例應當包括增加外部微調信號， 外部微調信號能夠在集成電路已經被制造后，調整脈沖寬度。雖然圖7
示出了用于在VsswT端子獲得高于接地(基本上為零電壓)的電壓的部 件的特定方案，但可以使用部件的其他方案以在VsswT端子的獲得更高
電壓。應該注意的是，圖7中的信號WRENB在待機模式中，能夠被 解除設置，以便減少列102中的位單元的泄漏。
在前面的說明書中，已經參考具體實施例對本發明進行了描述。 然而，本領域的技術人員明白，在不脫離下文權利要求中所述的本發 明的范圍的情況下，能夠做出各種修正和改變。相應地，說明和附圖
17應被視為說明性而非限制性意義，并且所有的這些修改意欲被包含在 本發明的范圍內。
上文中已經結合具體實施例描述了益處、其他優勢和問題的解決 方案。然而，這些益處、優勢、問題的解決方案，以及可能引起任何 益處、優勢或解決方案出現或變得更加明顯的任何元素，不應被視為 任何和所有權利要求的關鍵、必需、或本質特征或元素。如此處所使 用的，詞語"包括""包含"或任何其他變形，旨在覆蓋非排他性的 包括，以便包括元素列表的過程、方法、物件或裝置不僅包含這些元 素，而是可以包含未明確列出或這種過程、方法、物件或裝置所固有 的其他元素。
權利要求
1. 一種集成電路，包括處理器；以行和列來組織并且耦合到所述處理器的多個存儲器單元，其中，存儲器單元的行包括字線并且所有的所述存儲器單元耦合到所述字線，以及其中，存儲器單元的列包括位線并且所有所述存儲器單元耦合到所述位線，以及用于接收第一電源電壓的第一電源電壓節點和用于接收第二電源電壓的第二電源節點，其中，提供所述第一電源電壓以向所述處理器供電，并且其中，提供所述第一電源電壓，以在所述多個存儲器單元的第一存取操作期間，向全部所述多個存儲器單元或向所述多個存儲器單元的至少一個供電，并且其中，提供所述第一電源電壓或所述第二電源電壓，以在所述多個存儲器單元的第二存取操作期間，向所述多個存儲器單元供電。
2. 根據權利要求l所述的集成電路，其中，所述第一存取操作是 寫操作，并且所述第二存取操作是讀操作。
3. 根據權利要求l所述的集成電路，其中，所述多個存儲器單元 的每一個具有寫容限和讀容限，其中，所述寫容限基本上大于所述讀容限。
4. 根據權利要求3所述的集成電路，其中，通過設置所述存儲器 單元存取晶體管相對于所述存儲器單元上拉晶體管的傳導系數比，使 得所述寫容限基本上大于所述讀容限。
5. 根據權利要求l所述的集成電路，還包括復用電路，所述復用 電路包括耦合到所述第一電源節點的第一輸入端、耦合到所述第二電 源節點的第二輸入端，以及耦合到至少一個所述多個存儲器單元的輸出端。
6. 根據權利要求5所述的集成電路，其中，在所述多個存儲器單 元的待機模式期間，所述復用電路將低于所述第一電源電壓的電壓提 供至所述多個存儲器單元。
7. 根據權利要求l所述的集成電路，還包括放電電路，該放電電 路耦合到每個存儲器單元的存儲器單元供電電壓節點，所述放電電路 用于在所述第一存取操作的第一部分期間，將用于選定列的存儲器單 元的所述存儲器單元供電電壓端子上的電壓降低至低于所述第一電源 電壓的預定電壓。
8. 根據權利要求7所述的集成電路，其中，所述預定電壓等于所述第一電源電壓減去閾值電壓降。
9. 根據權利要求l所述的集成電路，還包括電壓提升電路，該電壓提升電路耦合至每個存儲器單元的存儲器單元供電電壓節點，所述 電壓提升電路用于在所述第二存取操作的第一部分期間，將所述存儲 器單元供電電壓端子上的電壓從所述第一電源電壓增加至所述第二電 源電壓。
10. —種集成電路，包括以行和列組織的多個存儲器單元，所述多個存儲器單元的每個包 括用于接收存儲器單元電源電壓的電源電壓節點，其中，存儲器單元 的行包括字線并且所有所述存儲器單元耦合到所述字線，以及存儲器單元的列包括位線并且所有所述存儲器單元耦合到所述位線；以及放電電路，該放電電路耦合到所述多個存儲器單元的每個的所述 電源電壓節點，所述放電電路用于在寫操作的第一部分期間，將選定 的多個存儲器單元的所述存儲器單元供電電壓端子上的電壓從所述第 一電源電壓改變成低于所述第一電源電壓的預定電壓。
11. 根據權利要求io所述的集成電路，還包括存儲器單元電源復用電路，該存儲器單元電源復用電路耦合到所述多個存儲器單元的每 個的所述電源電壓節點，所述存儲器單元電源復用電路用于在所述寫 操作期間，將第一電源電壓提供至所述選定列的存儲器單元的所述電 源電壓節點，所述存儲器單元電源復用電路用于在所述寫操作期間， 將大于所述第一電源電壓的第二電源電壓提供至所有未選定列的所述 電源電壓節點。
12. 根據權利要求IO所述的集成電路，其中所述預定電壓等于所 述第一電源電壓減去閾值電壓降。
13. 根據權利要求IO所述的集成電路，其中，所述多個存儲器單 元的每個具有寫容限和讀容限，其中，所述寫容限基本上大于所述讀 容限。
14. 根據權利要求13所述的集成電路，其中，通過設置所述存儲 器單元存取晶體管相對于所述存儲器單元上拉晶體管的傳導系數比，使得所述寫容限基本上大于所述讀容限。
15. 根據權利要求ll所述的集成電路，其中，所述存儲器單元電 源復用電路位于所述位線的第一端部附近，并且列邏輯電路位于所述 位線的第二端部附近。
16. —種用于存取集成電路存儲器的方法，包括 提供多個存儲器單元，所述多個存儲器單元的每個具有電源電壓節點和耦合在存儲節點和位線之間的存取晶體管； 接收第一電源電壓；接收第二電源電壓，所述第二電源電壓大于所述第一電源電壓； 選擇所述第一電源電壓，以在寫操作期間提供給選定列的存儲器單元的所述電源電壓節點；選擇所述第二電源電壓，以在所述寫操作期間提供給未選定列的 存儲器單元的所述電源電壓節點；以及在所述寫操作的第一部分期間，將選定列的存儲器單元的所述電 源電壓節點從所述第一電源電壓放電至低于所述第一電源電壓的預定 電壓。
17. 根據權利要求16所述的方法，其中，使用下拉晶體管實現將所述選定列的存儲器單元的所述電源電壓節點放電，并且其中，耦合 至所述下拉晶體管的信號的電壓電平確定放電率，并且耦合至所述下 拉晶體管的所述信號的可調整脈沖寬度確定放電量。
18. 根據權利要求16所述的方法，還包括選擇所述第二電源電壓，以在所述集成電路存儲器的讀操作期間提供給所述多個存儲器單 元的所述電源電壓節點。
19. 一種用于存取集成電路存儲器的方法，包括提供多個存儲器單元，所述多個存儲器單元的每個具有電源電壓 節點和耦合在存儲節點和位線之間的存取晶體管； 接收電源電壓；選擇所述電源電壓，以在寫操作期間提供給選定的多個存儲器單 元的所述電源電壓節點；以及在所述寫操作的第一部分期間，將所述選定列的存儲器單元的所 述電源電壓節點從所述電源電壓充電至高于所述第一電源電壓的預定 電壓。
20. 根據權利要求19的所述方法，其中所述預定電壓等于高于接 地電位的閾值電壓。
21. 根據權利要求19所述的方法，通過設置所述存儲器單元晶體管的傳導系數比，使得所述多個存儲器單元的讀容限基本上大于所述 多個存儲器單元的寫容限。
22.根據權利要求19所述的方法，其中，使用上拉晶體管實現將 所述選定列的存儲器單元的所述電源電壓節點充電，并且其中，耦合 至所述上拉晶體管的信號的電壓電平確定充電率，并且耦合至所述上 拉晶體管的所述信號的可調整脈沖寬度確定充電量。
全文摘要
提供了一種具有低電壓讀/寫操作的集成電路。集成電路可以包括處理器(10)和多個存儲器單元(22)，多個存儲器單元(22)以行和列來組織，并且與該處理器(10)耦合，其中，存儲器單元的行包括字線并且所有的存儲器單元與該字線耦合，以及其中，存儲器單元的列包括位線并且所有存儲器單元與該位線耦合。集成電路還可以包括用于接收第一電源電壓的第一電源電壓端子(V_DD)，其中，提供第一電源電壓以向該處理器(10)供電，并且其中，提供第一電源電壓(V_DD)，以在多個存儲器單元的第一存取操作期間，向多個存儲器單元(22)供電。集成電路還包括用于接收高于第一電源電壓的第二電源電壓的第二電源電壓的端子(AV_DD)，其中，提供第二電源電壓，以在多個存儲器單元(22)的第二存取期間，向多個存儲器單元(22)供電。
文檔編號G11C7/00GK101479803SQ200780024544
公開日2009年7月8日 申請日期2007年4月19日 優先權日2006年6月29日
發明者大衛·R·彼阿登, 安德魯·C·拉塞爾, 張沙彥, 普拉桑特·U·肯卡雷, 特洛伊·L·庫柏, 詹姆斯·D·伯內特 申請人:飛思卡爾半導體公司