控制電路、存儲裝置及操作方法
【專利摘要】控制電路、存儲裝置及操作方法。該控制電路，包括：電源；第一節點；第二節點；第三節點；第四節點；鉗位單元；充電單元；隔斷單元；連接單元；上拉單元，其中，第一節點耦接到鉗位單元的一端；鉗位單元的另一端耦接到充電單元，鉗位單元配置為根據施加至其控制端的鉗位電壓而導通或截止；充電單元一端耦接在鉗位單元的另一端和第二節點之間；隔斷單元耦接在第一節點和第二節點之間，隔斷單元根據第三節點的電壓而導通或截止；連接單元配置為響應于第四節點的電壓為第二電壓而將第二節點的電壓設置為第一電壓；上拉單元配置為響應于第四節點的電壓為第一電壓而將第二節點的電壓設置為電源電壓。
【專利說明】
控制電路、存儲裝置及操作方法
技術領域
[0001]本發明的實施例涉及一種控制電路、存儲裝置及其操作方法。
【背景技術】
[0002]諸如閃存之類的存儲裝置已經廣泛應用于例如手機、數碼相機、平板電腦、個人計算機之類的電子裝置中。閃存通常包括兩種類型，即，NOR閃存和NAND閃存。NOR閃存和NAND閃存包括多個存儲單元(memory cell)，存儲單元均由具有浮動柵極(floating gate)三端(源極、漏極和控制柵極)器件構成。向該浮動柵極注入電荷的過程就是編程的過程。對于浮動柵極中存在電荷的存儲單元，由于浮動柵極的感應作用，僅需要在控制柵極施加較小的偏置電壓，甚至施加OV的偏置電壓，就可以使得三端器件導通。通常，將浮動柵極中存在電荷認為存儲單元中存在例如，數據“I”。也就是說，當存儲單元中存在數據“I”時，存儲單元的對應的閾值電壓會降低。在完成數據的編程之后，通常還要進行數據的驗證，以檢查數據是否恰當地被編程到存儲單元。如果數據的編程是失敗，則需要進一步的編程。

【發明內容】

[0003]本公開的實施例提供一種控制電路，包括:電源接口；第一節點;第二節點；第三節點；第四節點；鉗位單元;充電單元;隔斷單元;連接單元;上拉單元，其中，所述電源接口配置為提供電源電壓，所述第一節點耦接到所述鉗位單元的一端;所述鉗位單元的另一端耦接到所述充電單元，所述鉗位單元配置為根據施加至其控制端的鉗位電壓而導通或截止；所述充電單元一端耦接在所述鉗位單元的另一端和所述第二節點之間，所述充電單元的另一端耦接到所述電源接口，所述充電單元配置為根據控制信號而導通或截止;所述隔斷單元耦接在所述第一節點和所述第二節點之間，所述隔斷單元根據所述第三節點的電壓而導通或截止;所述連接單元配置為響應于所述第四節點的電壓為第二電壓而將所述第二節點的電壓設置為第一電壓;所述上拉單元配置為響應于所述第四節點的電壓為所述第一電壓而將所述第二節點的電壓設置為所述電源電壓。
[0004]本公開的實施例提供一種存儲裝置，包括:如上所述的控制電路；以及存儲陣列，包括由多個存儲單元構成的多個行和多個列，所述多個列中的一列的第一端與所述控制電路的第一節點耦接，該列的第二端與源線耦接，所述多個行的每行中的存儲單元的控制柵極耦接到相應字線。
[0005]本公開的實施例提供一種如上所述的存儲裝置的操作方法，包括:使得所述充電單元導通，向所述鉗位單元的控制端施加第三電壓，隨后使得所述充電單元以及所述隔斷單元截止，并且向所述鉗位單元的控制柵施加第四電壓，響應于所述第三節點的電壓為第一電壓且所述第四節點的電壓為第二電壓，所述連接單元導通且所述上拉單元截止，從而所述隔斷單元導通，所述第一節點的電壓下拉到第一電壓;或者響應于所述第三節點的電壓為第一電壓且所述第四節點的電壓為第一電壓，所述連接單元截止且所述上拉單元導通，從而所述第一節點的電壓上被充電到第五電壓;或者響應于所述第三節點的電壓為第二電壓，所述隔斷單元截止。
[0006]例如，所述第一節點的電壓下拉到第一電壓進一步包括:所述第二節點的電壓下拉到第一電壓。
[0007]例如，所述第一節點的電壓上被充電到第五電壓進一步包括:所述第二節點的電壓被上拉到電源電壓。
[0008]例如，所述第五電壓為所述第四電壓與所述鉗位單元的導通閾值的差值。
[0009]例如，所述第五電壓為略大于OV的電壓。
[0010]例如，所述第五電壓為0.1?0.2V。
[0011]例如，所述第三電壓為所述電源電壓與所述鉗位單元的導通閾值的和。
【附圖說明】
[0012]為了更清楚地說明本發明實施例的技術方案，下面將對實施例的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅涉及本發明的一些實施例，而非對本發明的限制。
[0013]圖1示出了多級存儲單元的閾值電壓的分布的示意圖。
[0014]圖2示出了由本公開實施例提供的一種控制電路的示意圖。
[0015]圖3示出了由本公開實施例提供的一種存儲裝置的示意圖。
[0016]圖4示出了由本公開實施例提供的存儲裝置的編程操作方法。
[0017]具體實施例方式
[0018]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0019]除非另作定義，本公開所使用的技術術語或者科學術語應當為本發明所屬領域內具有一般技能的人士所理解的通常意義。本公開中，“第一”、“第二”以及類似的詞語并不表示任何順序、數量或者重要性，而只是用來區分不同的組成部分。同樣，“一個”、“一”或者“該”等類似詞語也不表示數量限制，而是表示存在至少一個。“包括”或者“包含”等類似的詞語意指出現該詞前面的元件或者物件涵蓋出現在該詞后面列舉的元件或者物件及其等同，而不排除其他元件或者物件。“連接”、“耦接”或者“相連”等類似的詞語并非限定于物理或者機械耦接，而是可以包括電性耦接，不管是直接還是間接的耦接。“上”、“下”、“左”、“右”等僅用于表示相對位置關系，當被描述對象的絕對位置改變后，則該相對位置關系也可能相應地改變。
[0020]閃存通常采用NOR存儲單元或NAND存儲單元。以下以NAND存儲單元為例進行說明，但本發明不限于此。通常，在NAND閃存中，由存儲單元構成存儲陣列。存儲陣列的一列以一個存儲單元的源極連接到另一個存儲單元的漏極的方式串行排列而構成。一列存儲單元也可以稱為一個存儲串(string of memory cells)，存儲串可以連接在源線(SL)和位線(BL)之間。存儲陣列的一行中的存儲單元的控制柵極均連接到同一條字線。通常，通過字線向控制柵極施加電壓來控制對存儲單元的讀寫、擦除等操作，并且通常將在讀取操作中施加到字線上的電壓稱為驗證電壓(Vverify)。通過施加驗證電壓讀取的數據則經由位線由一控制電路進行感測，并且進一步將感測的結果輸出到外部電路。由于對存儲單元的讀取可以是逐行進行的，所以在本公開中如果沒有特別說明，均以一列存儲單元為例進行說明，并且在存儲單元的感測過程中，存儲陣列的一列中的要驗證的存儲單元被施加驗證電壓Vverify，而對其他存儲單元施加足以使得它們導通的字線電壓。
[0021]存儲單元可以配置為單級存儲單元(Single Level Memory Cell，SLC)或多級存儲單元(Multi Level Memory Cell，MLC)。單級存儲單元在每一個存儲單元中僅能存儲I位(bit)數據，而多級存儲單元可以在每一個存儲單元中存儲多于I位的數據，例如，2位或更多位。由于在存儲單元存儲數據會影響存儲單元的閾值電壓，因此，多級存儲單元根據設定的數據是否存儲而具有2N個閾值電壓，N為整數。例如，2位的多級存儲單元具有4個閾值電壓。
[0022]圖1示出了多級存儲單元(例如2位數據)的閾值電壓Lu—th的分布的示意圖。如圖1所示，4個閾值電壓范圍Vceii_th 102-108分別表示二進制的值‘ 00 ’、‘ O I’、‘ 1 ’和‘ 11’。例如，如果閾值電壓落入Vwi—th 1 2的范圍，則此時的存儲單元存儲‘ 11’。如果閾值電壓落入Vcell_th 104的范圍，則此時的存儲單元存儲‘10’。類似地，Vcell—th 106表示‘00’，Vcell—th 108表示‘01’。單級存儲單元(I位數據)與多級存儲單元類似，但是僅包括2個不同的閾值電壓范圍。因此，本領域技術人員可以知道，在存儲單元中存在的對應數據可以是T或“O”(單級存儲單元)，或“00”、“01”、“10”和“11”的任一個(2位數據的多級存儲單元)，或其他數據，且本公開所列舉的數值并不構成限定。
[0023]在數據被編程到存儲單元之后，通常需要進行驗證。在進行存儲單元的驗證時，通常首先向存儲單元施加比第一閾值電壓(例如，Vceii—th 102)略高的驗證電壓Vverfiyl。如果存儲單元在該驗證電壓Vverfiyl下能夠導通，則說明與第一閾值電壓(例如，Vcell—th 102)對應的數據已經編程到存儲單元。否則，驗證失敗并向存儲單元施加比第二閾值電壓(例如，Vcell_th 104 )略高的驗證電壓Vverf iy2 ( Vverf iy2 > Vverf iyl ) ο重復上述步驟以驗證存儲單元的全部閾值電壓，以確定數據是否成功編程。
[0024]又例如，在單級存儲單元中，為了將每個狀態的閾值分布壓縮得更窄些，因此需要進行兩次驗證，分別施加驗證電壓Vl和Vh(其中Vh>Vl)，以驗證數據是否成功編程。
[0025]由于單級存儲單元和多級存儲單元在驗證和編程的原理上并無實質性區別，本公開以下將以單級存儲單元為例進行說明。在單級存儲單元的驗證中，如果驗證電壓Vl的驗證失敗，則說明數據編程完全失敗，應當重新進行編程，通常將該編程稱為強編程。如果驗證電壓Vl的驗證通過而驗證電壓Vh的驗證失敗，則說明數據編程部分失敗，需要將與數據對應的閾值電壓進行調整，通常將該調制稱為弱編程。如果編程成功，則無需對存儲單元進行任何編程，通常將該過程稱為編程抑制。通常，為了實施存儲單元的強編程，在存儲單元的位線上施加的電壓為0V;為了實施弱編程，在存儲單元的位線上施加的電壓為略大于OV的電壓;為了實施編程抑制，在存儲單元的位線上施加的電壓為電源電壓Vdd，例如，5V。因此，需要提供一種控制電路，其能夠根據驗證的結果向位線施加相應的電壓以進行強編程、弱編程和編程抑制的一種。
[0026]本公開提供的控制電路可以根據驗證的不同結果，對存儲單元進行相應的操作。
[0027]以下結合圖2描述本公開實施例提供的控制電路的電路結構。
[0028]圖2示出了由本公開實施例提供的一種控制電路200的示意圖。如圖2所示，控制電路200包括電源接口；第一節點BL;第二節點SEN;第三節點LAT;第四節點LATD;鉗位單元202;充電單元204;隔斷單元206;連接單元208;上拉單元210。該電源接口配置為提供電源電壓。該電源電壓例如可以包括多種電壓，諸如IV、1.5V、2V、5V等。本領域技術人員應當知道，本公開中的電源的數量不限于一個，而可以是多個。
[0029]控制電路200用于與存儲單元串的耦接的端點被稱為第一節點BL。第一節點BL耦接到鉗位單元202的一端。
[0030]鉗位單元202的另一端耦接到充電單元204，鉗位單元202可以配置為根據施加至其控制端BLC的鉗位電壓Vblclamp而導通或截止。例如，該鉗位單元202可以根據鉗位電壓Vblclamp將控制電路200的其余部分與第一節點BL之間導通或斷開。在圖2的實施例中，該鉗位單元202包括晶體管T8。該晶體管T8可以配置為根據鉗位電壓VBLaAMP而導通或截止。該晶體管T8例如可以是匪OS晶體管，配置為根據鉗位電壓Vblclamp，將與存儲單兀串連接的第一節點BL的電壓Vbl設置為VBLCLAMP-Vth^* ,Vblclamp是施加到晶體管T8的柵極的鉗位電壓，Vth是晶體管T8的閾值電壓。根據Vgs彡Vth，當晶體管T8導通的時候，Vblclamp-Vbl彡Vth，因此，Vbl彡VBLCLAMP-Vth。也就是說，當晶體管T8導通的時候，第一節點BL的電壓被鉗位在VBLaAMP-Vth。因此，當Vblclamp = Vdd+Vth時，第一節點BL的電壓可以被鉗位在Vdd，此時對存儲單元進行編程抑制。而當Vblclamp = VsiP+Vth(VsiP可以是略大于O的電壓，例如0.1?0.2V)時，第一節點BL的電壓可以被鉗位Vslp，此時對存儲單元進行弱編程。而當第一節點BL的電壓為OV時，對存儲單元進行強編程。即，通過控制第一節點BL的電壓，可以控制存儲單元的編程操作。
[0031]充電單元204—端耦接在鉗位單元202的另一端和第二節點SEN之間。充電單元204的另一端可以耦接到電源。充電單元204可以配置為根據控制信號PGMO而導通或截止。在本實施例中，充電單元204例如可以是NMOS晶體管T29。響應于控制信號PGMO為高電平，NMOS晶體管T29導通，從而電源電壓經由鉗位單元202可以向第一節點BL充電，例如可以充電到第二電源電壓Vdd。響應于PGMO為低電平，NMOS晶體管T29截止，從而可以結束充電過程。
[0032]晶體管Tl可以根據第二節點SEN的電壓而導通或截止。例如，在圖2的實施例中，晶體管TI為具有特定閾值電平Vt的PMOS晶體管。當第二節點SEN的電壓小于電源電壓Vdd與該特定閾值電平Vt的絕對值的差(S卩，小于Vdd-1 Vt I)時，晶體管Tl導通，鎖存電路的輸入端(即，第三節點LAT)被上拉到電源電壓Vdd，從而鎖存電路輸出第二邏輯電平(例如，邏輯高電平“I”)。當第二節點SEN的電壓大于或等于電源電壓Vdd與該特定閾值電平Vt的絕對值的差(即，大于等于Vdd-1 Vt I)時，晶體管Tl截止，鎖存電路保持原有的輸出電平或者在晶體管T2受設置電平SET控制而導通時輸出第一邏輯電平(例如，邏輯低電平“O”)。
[0033]隔斷單元206可以耦接在第一節點BL和第二節點SEN之間。隔斷單元206可以根據第三節點LAT的電壓而導通或截止。隔斷單元206例如可以響應于第三節點LAT的電壓為第二邏輯電平(例如，邏輯電平“I”)時而截止，并且隔斷單元206響應于第三節點LAT的電壓為第一邏輯電平(例如，邏輯電平“O”)時而導通。在圖2的實施例中，隔斷單元206例如可以包括PMOS晶體管T6。該PMOS晶體管T6的源極與第二節點SEN耦接，其漏極與晶體管T8耦接，其柵極例如與第三節點LAT耦接，或者與一信號線連接，該信號線上施加的信號電壓例如與第三節點LAT的電壓相關。根據PMOS晶體管的電路特性，當第三節點LAT的電壓為邏輯電平“I”時，PMOS晶體管截止，而當第三節點LAT的電壓為邏輯電平“O”時，PMOS晶體管導通。隔斷單元206例如還可以包括匪OS晶體管T7。該NMOS晶體管T7的漏極與第二節點SEN耦接，其源極與作為鉗位電路的晶體管T8耦接，其柵極與第五節點INV耦接，或者與一控制線連接，該控制線可以被施加與第五節點INV的電壓相同或相關的控制信號。該第五節點INV的電壓可以由第三節點LAT的電壓通過反相器轉換而得到。因此，當第三節點LAT的電壓為邏輯電平“I”時，第五節點INV的電壓為邏輯電平“O”，當第三節點LAT的電壓為邏輯電平“O”時，第五節點INV的電壓為邏輯電平“I”。從而，當第三節點LAT的電壓為邏輯電平“I”時，NMOS晶體管T7截止，而當第三節點LAT的電壓為邏輯電平“O”時，NMOS晶體管T7導通。因此，當第三節點LAT為邏輯電平“I”時，隔斷單元206可以使得控制電路200的信號傳輸被隔斷，從而使得第一節點BL的電壓保持。
[0034]與上述第三節點LAT和第五節點INV的關系類似，控制電路200還可以包括第六節點INVD，該第六節點INVD的電壓可以由第四節點LATD的電壓通過反相器轉換而得到。
[0035]在存儲單元的編程階段，第三節點LAT的電壓例如可以與驗證電壓為Vh的驗證的結果有關。例如，在存儲單元的驗證階段，響應于驗證電壓為Vh的驗證失敗，第三節點LAT的電壓為邏輯電平“I”。響應于驗證電壓為Vh的驗證成功，第三節點LAT的電壓為邏輯電平“O”。而在存儲單元的編程階段，通過將第三節點LAT的電壓進行反相操作，從而使得在存儲單元的編程階段中第三節點LAT的電壓響應于驗證電壓為Vh的驗證失敗為邏輯電平“O”，而響應于驗證電壓為Vh的驗證成功為邏輯電平“I”。也就是說，在編程階段中，響應于驗證電壓為Vh的驗證成功，第三節點LAT的電壓可以為邏輯電平“I”。
[0036]第四節點LATD的電壓例如可以與驗證電壓為Vl的驗證的結果有關。例如，響應于驗證電壓為Vl的驗證失敗，第四節點LATD的電壓為邏輯電平“I”。響應于驗證電壓為Vl的驗證成功，第四節點LATD的電壓為邏輯電平“O”。以下將進一步詳細描述第三節點LAT和第四節點LATD與驗證結果的關系。
[0037]本領域技術人員應當理解，第三節點LAT的電壓以及第四節點LATD的電壓的設置并不局限于以上示例。例如，針對第三節點LAT的電壓，可以在編程階段不進行反相操作，而直接保留在驗證階段的電壓。
[0038]連接單元208可以配置為響應于第四節點LATD的電壓為邏輯電平“I”而將第二節點SEN的電壓設置為邏輯電平“O”。例如，如圖2所示，連接單元208包括耦接在第二節點SEN和第三節點LAT之間的NMOS晶體管T32，該匪OS晶體管T32配置為響應于第四節點LATD的電壓為邏輯電平“O”而截止，且響應于第四節點LATD的電壓為邏輯電平“I”而導通。因此，當第四節點LATD的電壓為邏輯電平“I”且第三節點LAT的電壓為邏輯電平“O”時，第三節點LAT與第二節點SEN連接，從而將第二節點SEN的電壓也下拉到邏輯電平“O”。為了實現上述效果，還可以采用其他電路連接方式，例如還可以將第二節點SEN經由匪OS晶體管T32連接到地。連接單元208除了匪OS晶體管T32之外還可以包括其他晶體管，以便于控制第二節點SEN和第三節點LAT之間的信號傳輸。但是，在本實施例的示例中，即使連接單元208包括其他晶體管，該其他晶體管也應當處于導通狀態，以使得連接單元208的導通或截止僅受控于第四節點LATD的電壓。
[0039]上拉單元210可以配置為響應于所述第四節點LATD的電壓為邏輯電平“O”而將第二節點SEN的電壓設置為所述電源電壓。上拉單元210可以包括耦接在第二節點SEN和第四節點LATD之間的PMOS晶體管T28，PM0S晶體管T28可以配置為響應于第四節點LATD的電壓為邏輯電平“O”而導通，且于所述第四節點LATD的電壓為邏輯電平“I”而截止。因此，當第四節點LATD的電壓為邏輯電平“O”時，電源經由PMOS晶體管T28與第二節點SEN連接，從而將第二節點SEN的電壓也上拉到邏輯電平“I”。類似地，上拉單元210也可以包括其他晶體管用于進一步的信號控制，但是在本示例中應當處于導通狀態，以使得上拉單元210的導通或截止僅受控于第四節點LATD的電壓。
[0040]控制電路200還可以包括在第二節點SEN和鉗位單元202之間設置的導通單元212。導通單元212具有與第二節點SEN耦接的輸入端以及與鉗位單元202耦接的輸出端。在圖2的實施例中，導通單元212被設置在第二節點SEN和隔斷單元206之間。本領域技術人員應當知道，導通單元212的位置并不限于上述示例，而是只要能夠實現電流根據控制的導通即可，例如也可以設置在充電單元204和隔斷單元206之間。如圖2所示，該導通單元212的一個示例可以包括匪OS晶體管T5。該匪OS晶體管T5的漏極和柵極短接并且與第二節點SEN耦接，匪OS晶體管T5的源極與隔斷單元206耦接。導通單元212的另一個示例也可以是二極管(未示出)，其陽極與第二節點SEN親接，其陰極與隔斷單元206耦接。本領域技術人員應當知道，導通單元212并不限于上述兩種電路結構(S卩，短接的NMOS管或二極管)，任何可以使得電流單向導通的電路結構均可以采用。由于短接的NMOS管相比于相同規格的二極管來說，具有勢皇相對較低的優點，因而在本申請的以下實施例中將采用短接的NMOS晶體管T5(S卩，如圖2所示)進行說明。此外，導通單元212可以進一步包括與NMOS晶體管T7并聯的晶體管T4，并且該晶體管T4具有與控制信號線PASS耦接的柵極。可以通過向控制信號線PASS施加導通信號以使得晶體管T4導通，或可以通過向控制信號線PASS施加截止信號以使得晶體管T4截止。在本實施例中，該晶體管T4是NMOS晶體管，但是也可以采用PMOS晶體管。因此，當晶體管T4導通時，信號可以從第一節點BL流向第二節點SEN，而當晶體管T4截止時，信號僅可以從第二節點SEN流向第一節點BL，從而實現了信號流動方向的控制。
[0041]本領域技術人員應當知道，上述晶體管的示例并非限制性的。例如，用于控制電路導通的NMOS晶體管同樣可以用PMOS晶體管或其他控制元件來替代。并且鉗位單元202、充電單元204、隔斷單元206和導通單元212的位置關系并不限于圖2所示的示例，而是可以實現相應功能的各種組合都可以。例如隔斷單元206可以設置在充電單元204和鉗位單元202之間，但是需要確保隔斷單元206在充電單元204對鉗位單元202進行充電的過程中處于導通狀態。
[0042]以下結合圖3描述本公開實施例提供的一種存儲裝置。
[0043]圖3示出了由本公開實施例提供的一種存儲裝置300的示意圖。
[0044]存儲裝置300包括如上所述的控制電路200以及存儲陣列。該存儲陣列302包括由多個存儲單元構成的多個行和多個列(在圖3中僅示意性地示出一列存儲單元)。多個列中的一列的第一端與控制電路200的第一節點BL耦接，該列的第二端與源線SL耦接。多個行的每行中的存儲單元的控制柵極耦接到相應字線。
[0045]控制電路200的一端與存儲串的位線連接，第二節點SEN經由晶體管T3連接到電源。在驗證階段時，首先施加控制信號PRE到晶體管T3的柵極以將該晶體管T3打開，從而電源電壓Vdd給第一節點BL與第二節點SEN充電，例如將第二節點SEN的電壓充電到電源電壓Vdd。在完成充電之后，將晶體管T3截止，并施加控制信號RST到晶體管T2以使得第三節點LAT接地，從而被復位到邏輯電平“O”。此時，第二節點SEN的電壓取決于要驗證的存儲單元中所存的數據。如上所述，在向要驗證的存儲單元施加驗證電壓Vverify的情況下，當要驗證的存儲單元完成數據存儲時，如果要驗證的存儲單元存數據“I”，那么在相應的閾值電壓下將會導通，從而使得第二節點SEN向源線SL放電(discharge)，并且第二節點SEN的電壓下降。為了促進第二節點SEN的電壓下降，控制電路200還可以包括周期信號生成電路304，用于生成周期信號BOOST_SEN，并且經由電容Ce耦接到第二節點SEN。根據電容的性質，電容兩端的電壓差在短時間內可以保持穩定。因此，當電容的一端的電壓出現跳變(例如，上升2V)時，電容的另一端的電壓也會相應地跳變(即，上升2V)。例如，如果該周期信號BOOST_SEN為峰值分別+2V和-2V的方波，則第二節點SEN處的電壓會相應地被周期性地抬高2V和降低2V。需要注意，該周期信號BOOST_SEN為峰值可根據電源電壓Vdd以及晶體管Tl的閾值電壓等因素而確定。
[0046]進一步，通過施加控制信號STB以使得連接在電源電壓和晶體管Tl之間的晶體管TO導通，使得目前為邏輯低電平“O”的第三節點LAT的電壓取決于晶體管Tl是否導通。如果要驗證的存儲單元在該特定閾值電壓下導通(說明數據寫入完成)，則第二節點SEN的電壓下降，并且在周期信號B00ST_SEN的作用下使得晶體管Tl導通，從而第三節點LAT的電壓被上拉到電源電壓Vdd，即邏輯電平“I”。至此，完成了一次存儲單元的驗證。
[0047]在單級存儲單元的示例中，需要進行驗證電壓Vverify分別為Vl和Vh的兩次驗證。因而，在驗證階段中，在完成第一次驗證之后，還需要將第一次驗證的結果(即，施加Vl的驗證結果)存儲到第四節點LATD，以便將第二次驗證的結果(S卩，施加Vh的驗證結果)存儲到第三節點LAT。并且在完成第二次驗證之后，根據第三節點LAT的電壓以及第四節點LATD的電壓進行編程操作(強編程、弱編程和編程抑制的一種)。
[0048]以下結合圖4描述本公開實施例提供的圖3所示存儲裝置300的編程操作方法。
[0049I在初始化階段，使得充電單元204導通而導通單元212截止，向所述鉗位單元202施加鉗位電壓VBLCLAMP = Vdd+Vth。根據上述鉗位單元202的描述，此時第一節點BL的電壓為Vdd。隨后使得充電單元204截止而導通單元212導通，并且向鉗位單元202施加VBLaAMP = VsiP+Vth，其中，￥^是略大于OV的電壓，例如為0.1V。即，在完成初始化階段時，第一節點BL的電壓為Vdd，但是當鉗位單元202導通時，受VBLaAMP = VsiP+Vth的影響，第一節點BL的電壓會被充電到
Vslp O
[0050]在編程階段，根據第三節點LAT的電壓和第四節點LATD的電壓的不同，分為三種編程情況，例如包括:
[0051 ] (I)響應于第三節點LAT的電壓為邏輯低電平“O”且第四節點LATD的電壓為邏輯高電平“I”，連接單元208導通且上拉單元210截止，且隔斷單元206導通，從而第二節點SEN的電壓下拉到邏輯低電平“O”。由于第二節點SEN的電壓為邏輯低電平“O”且隔斷單元206導通，第一節點BL的電壓也被下拉到邏輯低電平“O”，從而存儲單元可以進行強編程。
[0052](2)響應于第三節點LAT的電壓為邏輯低電平“O”且第四節點LATD的電壓為邏輯低電平“O”，連接單元208截止且上拉單元210導通，且隔斷單元206導通，從而第二節點SEN的電壓上拉到電源電壓。由于第二節點SEN的電壓為邏輯高電平“I”且隔斷單元206導通，且鉗位單元202被施加VBLaAMP = VsiP+Vth，因此第一節點BL重新充電，并且第一節點BL的電壓由于鉗位單元202的作用而被鉗位在Vslp，從而存儲單元可以進行弱編程。
[0053](3)響應于第三節點LAT的電壓為邏輯高電平“I”，隔斷單元206截止。由于在初始化階段結束時，第一節點BL的電壓被預充電到Vdd，而隔斷單元206又被截止，因此第一節點BL的電壓保持在Vdd。，從而存儲單元被編程抑制。
[0054]本領域技術人員應當知道，上述邏輯電平的值可以根據控制電路中采用的晶體管或其他控制元件的特性(例如，存在分壓電路等)而不同，并不限于上述示例。
[0055]如上所述，由于第三節點LAT的電壓以及第四節點LATD的電壓分別取決于驗證電壓Vh和驗證電壓Vl的驗證結果，因此本公開實施例提供的控制電路可以根據驗證電壓Vh和驗證電壓Vl的驗證結果進行相應的編程操作(S卩，強編程、弱編程和編程抑制的一種)。
[0056]本公開的實施例還提供了一種電子裝置，包括本發明實施例提供的上述存儲裝置，該電子裝置可以為:手機、平板電腦、筆記本電腦、數碼相機、導航儀等任何具有存儲功能的產品或部件。
[0057]本公開的實施例提供的控制電路在可以根據存儲單元的驗證結果進行相應的編程操作。
[0058]以上所述僅是本發明的示范性實施方式，而非用于限制本發明的保護范圍，本發明的保護范圍由權利要求確定。
【主權項】
1.一種控制電路，包括: 電源接口； 第一節點;第二節點;第三節點;第四節點； 鉗位單元;充電單元;隔斷單元;連接單元;上拉單元，其中， 所述電源接口配置為提供電源電壓， 所述第一節點耦接到所述鉗位單元的一端； 所述鉗位單元的另一端耦接到所述充電單元，所述鉗位單元配置為根據施加至其控制端的鉗位電壓而導通或截止； 所述充電單元一端耦接在所述鉗位單元的另一端和所述第二節點之間，所述充電單元的另一端耦接到所述電源接口，所述充電單元配置為根據控制信號而導通或截止； 所述隔斷單元耦接在所述第一節點和所述第二節點之間，所述隔斷單元根據所述第三節點的電壓而導通或截止； 所述連接單元配置為響應于所述第四節點的電壓為第二電壓而將所述第二節點的電壓設置為第一電壓； 所述上拉單元配置為響應于所述第四節點的電壓為所述第一電壓而將所述第二節點的電壓設置為所述電源電壓。2.如權利要求1所述的控制電路，其中，所述鉗位單元包括鉗位晶體管，配置為當所述鉗位晶體管導通時，根據施加到所述鉗位晶體管上的鉗位信號而向所述第一節點施加鉗位電壓。3.如權利要求1所述的控制電路，其中，所述充電單元包括第一晶體管，具有向其施加所述控制信號的控制柵、耦接到所述電源接口的漏極、以及耦接在所述鉗位單元和所述隔斷單元之間的源極。4.如權利要求1所述的控制電路，其中，所述隔斷單元進一步配置為響應于所述第三節點的電壓為第一電壓而導通，響應于所述第三節點的電壓為第二電壓而截止。5.如權利要求1所述的控制電路，還包括在所述第二節點和所述鉗位單元之間設置的導通單元， 其中，所述導通單元配置為響應于鉗位單元導通，信號從第一節點流向第二節點，而響應于第二晶體管截止，信號僅從第二節點流向第一節點。6.如權利要求1所述的控制電路，其中，所述連接單元包括耦接在所述第二節點和所述第三節點之間的第三晶體管，所述第三晶體管配置為響應于所述第四節點的電壓為第一電壓而截止，且響應于所述第四節點的電壓為第二電壓而導通。7.如權利要求1所述的控制電路，其中，所述上拉單元包括耦接在所述第二節點和所述第四節點之間的第四晶體管，所述第四晶體管配置為響應于所述第四節點的電壓為第一電壓而導通，且響應于所述第四節點的電壓為第二電壓而截止。8.如權利要求1-7的任一項所述的控制電路，進一步包括第一反相器，配置為在所述第一反相器的輸出端輸出與第三節點處的電壓相反的反相電壓。9.如權利要求1-7的任一項所述的控制電路，進一步包括第二反相器，配置為在所述第二反相器的輸出端輸出與第四節點處的電壓相反的反相電壓。10.如權利要求1-7的任一項所述的控制電路，其中，所述第一電壓為地電壓，所述第二電壓為電源電壓。
【文檔編號】G11C16/10GK105913875SQ201610200572
【公開日】2016年8月31日
【申請日】2016年3月31日
【發明人】肖化鵬, 伍冬, 吳華強, 錢鶴, 曹堪宇, 朱明 , 朱一明
【申請人】清華大學, 北京兆易創新科技股份有限公司