專利名稱：可縮短測試時間的半導體存儲裝置的制作方法
技術領域：
本發明涉及半導體存儲裝置，更具體地說，涉及在短時間內就可檢查動態隨機存取存儲器(DRAM)等的存儲器單元間接觸不良的半導體存儲裝置。
參照

圖18，半導體存儲裝置502包括分別具有行列狀配置的多個存儲器單元的存儲器單元陣列14；接收地址信號A0～A12，然后輸出內部行地址X、內部列地址Y的地址緩沖器5；取入控制信號/OE、/RAS、/CAS、/WE，然后輸出內部控制信號INTZRAS、INTZCAS、INTZWE的控制信號輸入緩沖器6。
存儲器單元陣列14包括行列狀配置的存儲器單元MC；與存儲器單元MC的行對應設置的多條字線WL；與存儲器單元MC的列對應設置的位線對BLP。圖18中，代表性地示出一個存儲器單元MC、一條字線WL和一個位線對BLP。
半導體存儲裝置502還包括控制電路8，控制電路8接收來自地址緩沖器5的內部地址信號，并且接收來自控制信號輸入緩沖器6的內部控制信號NTZRAS、INTZCAS、INTZWE，對各部件輸出控制信號。
控制電路8包括輸出下列信號的電路接收內部控制信號NTZRAS、INTZCAS、INTZWE，激活讀出放大器的信號SO，和激活讀出放大器帶(band)的均衡電路的均衡信號BLEQ。
半導體存儲裝置502還包括對地址緩沖器5提供的行地址信號X進行解碼的解碼器510。解碼器510包括用于把存儲器單元陣列14內部的被指定地址的行(字線)向選擇狀態驅動的字驅動器。
半導體存儲裝置502還包括對地址緩沖器5提供的內部列地址Y進行解碼，產生列選擇信號的列解碼器12；和配置多個讀出放大器的讀出放大器帶516，該讀出放大器進行與存儲器單元陣列14的選擇行連接的存儲器單元MC的數據的檢測和放大。
半導體存儲裝置502還包括接收來自外部的寫入數據，生成內部寫入數據的輸入緩沖器22；放大來自輸入緩沖器22的內部寫入數據，向選擇存儲器單元傳輸的寫驅動器；放大從選擇存儲器單元讀出的數據的前置放大器；對來自該前置放大器的數據再進行緩沖處理，然后輸出到外部的輸出緩沖器20。
圖18中，前置放大器和寫驅動器作為一個部件即部件18示出。
圖19是表示圖18中行解碼器510結構的電路圖。
參照圖19，行解碼器510包括對行地址中低位的2比特進行前置解碼的前置解碼器532；對行地址中低位2比特之外的其余位進行解碼的前置解碼器536；根據前置解碼器532、536的輸出選擇字線的主解碼器538。
前置解碼器532接收與行地址中低位2比特對應的信號RA0、RA1，和分別與信號RA0、RA1互補的信號ZRA0、ZRA1。前置解碼器536接收與低位2比特之外的其余地址對應的信號RA2、RA12，和分別與信號RA2～RA12互補的信號ZRA2～ZRA12。
前置解碼器532包括接收信號ZRA0、ZRA1的NAND電路540；接收NAND電路540的輸出并使其顛倒，然后輸出前置解碼信號X0的倒換器542；接收信號RA0、ZRA1的NAND電路544；接收NAND電路544的輸出并使其顛倒，然后輸出前置解碼信號X1的倒換器546。
前置解碼器532還包括接收信號ZRA0、RA1的NAND電路548；接收NAND電路548的輸出并使其顛倒，然后輸出前置解碼信號X2的倒換器550；接收信號RA0、RA1的NAND電路552；接收NAND電路552的輸出并使其顛倒，然后輸出前置解碼信號X3的倒換器554。
前置解碼器536包括分別輸出前置解碼信號RX0、RX1、...、RX2047的前置解碼電路556、558、...、560。
前置解碼電路556包括接收信號ZRA2～ZRA12的NAND電路562；接收NAND電路562的輸出并使其顛倒，然后輸出前置解碼信號RX0的倒換器564。
前置解碼電路558包括接收信號RA2和信號ZRA3～ZRA12的NAND電路566；接收NAND電路566的輸出并使其顛倒，然后輸出前置解碼信號RX1的倒換器568。
前置解碼電路560包括接收信號RA2～RA12的NAND電路570；接收NAND電路570的輸出并使其顛倒，然后輸出前置解碼信號RX2047的倒換器572。
主解碼器38包括激活分別與前置解碼信號RX0、RX1、...、RX2047對應的字線的解碼電路72、74、...、76。
解碼電路72包括接收前置解碼信號RX0、X0的NAND電路78；接收NAND電路78的輸出并使其顛倒的倒換器80；接收前置解碼信號RX0、X1的NAND電路82；接收NAND電路82的輸出并使其顛倒的倒換器84；接收前置解碼信號RX0、X2的NAND電路86；接收NAND電路86的輸出并使其顛倒的倒換器88；接收前置解碼信號RX0、X3的NAND電路90；接收NAND電路90的輸出并使其顛倒的倒換器92。倒換器80、84、88和92作為字驅動器來動作，用以分別驅動字線WL0、WL1、WL2和WL3。
解碼電路74的電路結構與解碼電路72相同，只是代替解碼電路72的結構中的前置解碼信號RX0，而接收RX1，和代替字線WL0～WL3，而分別激活字線WL4～WL7，因此不再重復進行說明。
解碼電路76的電路結構與解碼電路72相同，只是代替解碼電路72的結構中的前置解碼信號RX0，而接收RX2047，和代替字線WL0～WL3，而分別激活字線WLn-3～WLn，因此不再重復進行說明。不是接收前置解碼信號RX0的字線來激活的結構中，，接收RX1，最終，行解碼器510可選擇4X2048，即8192條字線。
圖20是部分展示圖18所示存儲器單元陣列14的存儲器單元陣列配置形態的圖。
再有，圖20中示出了行解碼器的一部分和列解碼器以及讀出放大器、位線均衡電路，以供參考。
參照圖20，按所謂半節距結構配置存儲器單元。在半節距結構中，1個單元被8個相鄰的單元包圍。存儲器單元的缺陷原因之一是相鄰單元之間的短路引起的存儲節點(SN-SN)之間的短路。對這種缺陷具有高檢測性能的測試圖形有包圍圖形(surroundingpattern)。
包圍圖形是這樣一種圖形對于檢測如圖20所示產生短路的對象的存儲器單元(以下稱為注目單元)，包圍注目單元且與其鄰接的8個單元(以下稱為鄰接單元)的寫入數據的極性與其相反。
圖20表示在注目單元中寫入“H”數據、在8個鄰接單元中寫入“L”數據的圖形。不用說，也有寫入數據的極性顛倒的情況。為了在半節距結構的存儲器單元陣列中寫入包圍圖形，在所有每第4條字線的列單元上可寫入相反極性的數據。
參照圖20進行說明，在前置解碼器信號X3＝“H”時，在存儲器單元中寫入“H”數據，在前置解碼器信號X0、X1、X2＝“H”時，在存儲器單元中寫入“L”數據。
在改變注目單元的情況下，通過把寫入“H”數據時激活的前置解碼器信號從前置解碼器信號X3替換為前置解碼器信號X0、X1、X2中的任一個，可進行寫入。
如果采用包圍圖形，那么在有SN-SN間短路的情況下，特別是多個鄰接的存儲器單元的存儲節點之間有短路的情況下，可進行缺陷檢測。測試時，首先，與常規寫入功能對應，將包圍圖形寫入存儲器單元的所有位。然后，不對注目單元進行寫入，而是對包圍注目單元的8個鄰接單元反復進行數據的恢復(restoring)。
下面具體說明恢復。如圖20所示，例如在前置解碼器信號X3選擇的字線為注目單元的情況下，一次寫入使注目單元的數據為“H”數據的包圍圖形。
然后，順序激活對應于前置解碼器信號X0-X2的字線，即字線WL0、WL1、WL2、WL4、WL5、WL6、...，重復地把“L”數據寫入存儲器單元中。
如果SN-SN之間存在短路，那么注目單元的電位接近鄰接單元的電位。當然，發生短路的鄰接單元的電位也接近注目單元的電位。
但是，由于對鄰接單元進行恢復，因而一旦變為中間電位的鄰接單元的電位再次被設定為與“L”數據相當的電位。然后，注目單元的電位再從對應于“H”數據的電位降至對應于“L”數據的電位。因此，由于注目單元的電位不久將顛倒為相反極性，因而在進行讀出時可檢測缺陷。
然而，在利用包圍圖形對存儲器單元陣列的所有存儲器單元檢測SN-SN間的短路時，必須通過4個不同的路徑來選擇注目單元。即，為了寫入相反極性的數據，有4個要被激活的字線圖形，因而利用常規寫入功能進行該寫入時，有測試時間長的傾向。亦即，為了寫入所需的包圍圖形，順序選擇字線的動作需要反復4次。考慮到數據極性的顛倒，因而寫入時間為兩倍。
概括地說，本發明是一種具有動作模式、正常模式和測試模式的半導體存儲裝置，包括存儲器單元陣列，多條位線，多條字線和行解碼電路。
存儲器單元陣列包括行列狀配置的多個存儲器單元。多條位線沿列方向配置，對多個存儲器單元進行數據寫入和讀出。多條字線沿行方向配置，選擇多個存儲器單元中的特定存儲器單元。
多條字線被分成第1～第4字線組，當m為非負整數時，第1字線組包括以多條字線中的第1字線作為第1開始數，對應于4m+1的字線；第2字線組包括以第1字線作為第1開始數，對應于4m+2的字線。第3字線組包括以第1字線作為第1開始數，對應于4m+3的字線；第4字線組包括以第1字線作為第1開始數，對應于4m+4的字線。
行解碼電路在測試模式時，根據地址信號，以第1～第4字線組作為激活單位，激活多條字線。
因此，由于可在短時間內將測試圖形寫入存儲器單元陣列，因而本發明的主要優點在于可縮短測試時間，提高生產效率。
圖2是表示圖1中測試模式控制電路24結構的方框圖。
圖3是說明圖2中測試模式解碼電路30動作的圖。
圖4是說明圖2中測試解碼激活電路28動作的動作波形圖。
圖5是表示圖1中行解碼器10結構的電路圖。
圖6是表示圖1中存儲器單元陣列14的部分結構的配置圖。
圖7是圖6中A-A的剖面圖。
圖8是說明對應于圖6中配置的電路的電路圖。
圖9是表示圖8中測試電路122結構的電路圖。
圖10是說明圖9中測試電路122動作的圖。
圖11是說明在實施例1的半導體存儲裝置中進行圖形寫入的動作波形圖。
圖12是說明圖11中的時刻t2～t3的狀態圖。
圖13是說明其它效果的圖。
圖14是展示實施例2中所用測試模式控制電路224結構的電路釁。
圖15是說明圖14中測試模式解碼電路230動作的圖。
圖16是表示用于實施例2的VBL發生電路330結構的電路圖。
圖17是說明四分之一節距結構的存儲器單元的配置圖。
圖18是展示以往半導體存儲裝置502的概略結構的方框圖。
圖19是表示圖18中行解碼器510結構的電路圖。
圖20是局部表示圖18所示的存儲器單元陣列14的存儲器單元的配置狀態圖。
實施發明的最好形式以下，參照附圖詳細說明本發明的實施例。此外，圖中相同的符號表示相同或相當的部分。
(實施例1)圖1是展示本發明實施例1的半導體存儲裝置2概略結構的方框圖。
參照圖1，半導體存儲裝置2包括分別具有行列狀配置的多個存儲器單元的存儲器單元陣列14；接收地址信號A0～A12，然后輸出內部行地址X、內部列地址Y的地址緩沖器5；取入控制信號/OE、/RAS、/CAS、/WE，然后輸出內部控制信號INTZRAS、INTZCAS、INTZWE的控制信號輸入緩沖器6。
存儲器單元陣列14包括行列狀配置的存儲器單元MC；與存儲器單元MC的行對應設置的多條字線WL；與存儲器單元MC的列對應設置的位線對BLP。圖1中，代表性地示出一個存儲器單元MC、一條字線WL和一個位線對BLP。
半導體存儲裝置2還包括控制電路8，控制電路8接收來自地址緩沖器5的內部地址信號，并且接收來自控制信號輸入緩沖器6的內部控制信號NTZRAS、INTZCAS、INTZWE，對各部件輸出控制信號。
控制電路8包括輸出下列信號的電路接收內部控制信號NTZRAS、INTZCAS、INTZWE，激活讀出放大器的信號SO，和激活讀出放大器帶(band)的均衡電路的均衡信號BLEQ。
半導體存儲裝置2還包括對地址緩沖器5提供的行地址信號X進行解碼的行解碼器10。行解碼器10包括用于把存儲器單元陣列14內部的被指定地址的行(字線)向選擇狀態驅動的字驅動器。
半導體存儲裝置2還包括對地址緩沖器5提供的內部列地址Y進行解碼，產生列選擇信號的列解碼器12；和配置多個讀出放大器的讀出放大器帶516，該讀出放大器進行與存儲器單元陣列14的選擇行連接的存儲器單元MC的數據的檢測和放大。
半導體存儲裝置2還包括接收來自外部的寫入數據，生成內部寫入數據的輸入緩沖器22；放大來自輸入緩沖器22的內部寫入數據，向選擇存儲器單元傳輸的寫驅動器；放大從選擇存儲器單元讀出的數據的前置放大器；對來自該前置放大器的數據再進行緩沖處理，然后輸出到外部的輸出緩沖器20。
圖1中，前置放大器和寫驅動器作為一個部件即部件18示出。
半導體存儲裝置2還包括測試模式控制電路24，該電路接收來自地址緩沖器5的內部地址信號INTA0～INTA12，接收來自控制信號輸入緩沖器6的INTZRAS、INTZCAS、INTZWE，輸出測試信號ZTMX0～ZTMX3、VBLL、VBLH。
圖2是表示圖1中測試模式控制電路24結構的方框圖。
參照圖2，測試模式控制電路24包括高電位檢測電路26，當內部地址信號INTA0變為比電源電位Vcc高的電位時，激活檢測信號OVVCC；測試解碼激活電路28，在激活檢測信號OVVCC期間控制信號INTZRAS、INTZCAS、INTZWE進行規定的變化時，檢測測試模式，激活信號TEST；測試模式解碼電路30，在信號TEST激活時，輸出與內部地址信號INTA1～INTA12對應的測試信號ZTMX0～ZTMX3、VBLL、VBLH。
圖3是說明圖2中測試模式解碼電路30的動作圖。
參照圖2、圖3，測試模式解碼電路30，在測試信號TEST為“L”電平的常規動作時，測試信號ZMTX0～ZMTX3固定為“H”電平。此時，測試模式解碼電路30同時把測試信號VBLH、VBLL固定為“L”電平。
另一方面，在測試信號TEST被激活為“H”電平的測試動作中，將“H”電平寫入存儲器單元時，測試模式解碼電路30將測試信號VBLH設定為“H”，將測試信號VBLL設定為“L”電平。然后，通過控制來自外部的地址信號，可分別將測試信號ZMTX0～ZMTX3設定為“H”電平或“L”電平。
此外，在測試動作時將“L”數據寫入存儲器單元的情況下，測試模式解碼電路30將測試信號VBLH設定為“L”電平，將測試信號VBLL設定為“H”電平。然后，通過控制來自外部的地址信號，可分別將測試信號ZMTX0～ZMTX3設定為“H”電平或“L”電平。
例如，在內部地址信號INTA1～INTA12中的一位用于選擇是寫入“H”數據還是寫入“L”數據，而在其它位中的4位分別用于選擇測試信號ZMTX0～ZMTX3，由此實現測試模式解碼電路30。
圖4是說明圖2中測試解碼激活電路28動作的動作波形圖。
首先，在對從外部供給的地址信號A0提供比常規電源電位Vcc高的電位superVcc時，高電位檢測電路26激活檢測信號0VVCC。此后，在控制信號/CAS和/WE下降后控制信號/RAS下降的所謂“在RAS之前的CAS”輸入時，在時刻t1，測試解碼激活電路28將測試信號從“L”電平升高到“H”電平。象這樣來進入測試模式。
圖5是表示圖1中行解碼器10結構的電路圖。
參照圖5，行解碼器10包括接收測試信號ZMTX0～ZMTX3的AND電路34；對地址信號中低位的2比特進行前置解碼的前置解碼器32；對地址信號中低位2比特之外的其余位進行前置解碼的前置解碼器36；根據前置解碼器32、36的輸出來選擇字線的主解碼器38。
前置解碼器32包括接收信號ZRA0、ZRA1的NAND電路40；接收NAND電路540的輸出和測試信號ZMTX0，然后輸出前置解碼信號X0的NAND電路42；接收信號RA0、ZRA1的NAND電路44；接收NAND電路44的輸出和測試信號ZMTX1，然后輸出前置解碼信號X1的NAND電路46。
前置解碼器32還包括接收信號ZRA0、RA1的NAND電路48；接收NAND電路48的輸出和測試信號ZMTX2，然后輸出前置解碼信號X2的NAND電路50；接收信號RA0、RA1的NAND電路52；接收NAND電路52的輸出和測試信號ZMTX3，然后輸出前置解碼信號X3的NAND電路54。
前置解碼器36包括分別輸出前置解碼信號RX0、RX1、...、RX2047的前置解碼電路56、58、...、60。
前置解碼電路56包括接收信號ZRA2～ZRA12的NAND電路62；接收NAND電路62的輸出和NAND電路34的輸出，然后輸出前置解碼信號RX0的NAND電路64。
前置解碼電路58包括接收信號RA2和信號ZRA3～ZRA12的NAND電路66；接收NAND電路66的輸出和NAND電路34的輸出，然后輸出前置解碼信號RX1的NAND電路68。
解碼電路60包括接收信號RA2～RA12的NAND電路70；接收NAND電路70的輸出和NAND電路34的輸出，然后輸出前置解碼信號RX2047的NAND電路71。
主解碼器38包括激活分別與前置解碼信號RX0、RX1、...、RX2047對應的字線的解碼電路72、74、...、76。
解碼電路72包括接收前置解碼信號RX0、X0的NAND電路78；接收NAND電路78的輸出并使其顛倒的倒換器80；接收前置解碼信號RX0、X1的NAND電路82；接收NAND電路82的輸出并使其顛倒的倒換器84；接收前置解碼信號RX0、X2的NAND電路86；接收NAND電路86的輸出并使其顛倒的倒換器88；接收前置解碼信號RX0、X3的NAND電路90；接收NAND電路90的輸出并使其顛倒的倒換器92。倒換器80、84、88和92作為字驅動器來動作，用以分別驅動字線WL0、WL1、WL2和WL3。
解碼電路74的電路結構與解碼電路72相同，只是代替解碼電路72的結構中的前置解碼信號RX0，而接收RX1，和代替字線WL0～WL3，而分別激活字線WL4～WL7，因此不再重復進行說明。
解碼電路76的電路結構與解碼電路72相同，只是代替解碼電路72的結構中的前置解碼信號RX0，而接收RX2047，和代替字線WL0～WL3，而分別激活字線WLn-3～WLn，因此不再重復進行說明。
最終，行解碼器10可選擇4X2048，即8192條字線。
圖6是表示圖1中存儲器單元陣列14的部分結構的配置圖。
再有，為了說明，圖示了作為行解碼器一部分的主解碼器38和列解碼器12以及讀出放大器帶16的一部分，以供參考。
圖6中，示出了與位線BL0～BL2、/BL0～/BL12以及字線WL0～WL7對應的部分。位線BL0、/BL0作為位線對，與讀出放大器帶16中的讀出放大器SA、均衡電路EQ連接。
同樣地，位線BL1、/BL1形成為位線對，位線BL2、/BL2形成為位線對。讀出放大器帶的讀出放大器SA根據信號S01被激活，均衡電路EQ根據信號BLEQ1被激活。與位線垂直地配置字線WL0～WL7。在對應于位線與字線交叉的部分配置存儲器單元。
把這種存儲器單元的配置稱為“半節距單元”配置。其特征說明如下在對應位線BL0的存儲器單元列上，配置位線BL0與用前置解碼信號X3激活的字線WL3、WL7、...的交點所對應的存儲器單元組，和位線BL0與用前置解碼信號X0激活的字線WL0、WL4、...的交點所對應的存儲器單元組。
在該存儲器單元列中，各存儲器單元使鄰接的存儲器單元成對，共有與位線BL0鄰接的位線接觸CW。
在與位線BL0鄰接的位線/BL0所對應的存儲器單元列上，配置位線/BL0與用前置解碼信號X1激活的字線WL1、WL5、...的交點所對應的存儲器單元，和位線/BL0與用前置解碼信號X2激活的字線WL2、WL6、...的交點所對應的存儲器單元。
在該存儲器單元列中，各存儲器單元使鄰接的存儲器單元成對，共有與位線/BL0鄰接的位線接觸CW。
沿位線在行方向上反復配置這樣的圖形。圖6中，在沿位線的各存儲器單元列上，設置于位線上的位線接觸CW的配置間隔表示基本布圖單位的基本配置節距。存儲器單元列相對于基本布圖單位的配置中的鄰接的存儲器單元列偏移。該偏移為基本配置節距的一半。
下面，說明存儲器單元的連接。例如，存儲器單元MC0與字線WL3和位線BL0的交點對應地配置，字線WL3被激活時，存儲器單元MC0中的電容器與位線BL0連接。
存儲器單元MC1與字線WL4和位線BL0的交點對應地配置，字線WL4被激活時，存儲器單元MC1中的電容器與位線BL0連接。
存儲器單元MC2與字線WL3和位線BL1的交點對應地配置，字線WL3被激活時，存儲器單元MC2中的電容器與位線BL1連接。
存儲器單元MC3與字線WL4和位線BL1的交點對應地配置，字線WL4被激活時，存儲器單元MC3中的電容器與位線BL1連接。
存儲器單元MC4與字線WL5和位線/BL0的交點對應地配置，字線WL5被激活時，存儲器單元MC4中的電容器與位線/BL0連接。
2MC5與字線WL6和位線/BL0的交點對應地配置，字線WL6被激活時，存儲器單元MC5中的電容器與位線BL0連接。
存儲器單元MC6與字線WL5和位線/BL1的交點對應地配置，字線WL5被激活時，存儲器單元MC6中的電容器與位線/BL1連接。
存儲器單元MC7與字線WL6和位線/BL1的交點對應地配置，字線WL6被激活時，存儲器單元MC1中的電容器與位線/BL1連接。
圖7是圖6的A-A剖面圖。
參照圖7，在P襯底102的表面部分上形成N型雜質區域110，通過元件隔離膜108使雜質區域分離。在雜質區域110與雜質區域110之間的區域上部形成字線WL1和WL2，與字線WL1和WL2對應形成傳輸門(transfer gate)104、106。圖7中，該傳輸門為N溝道MOS晶體管。此外，在A-A剖面中，WL3形成于元件隔離膜108的上部。字線WL1和WL2之間的雜質區域110通過位線/BL2和位線接觸114連接。
形成與存儲節點相當的電極116，電極116通過存儲節點接觸112與雜質區域110連接。在電極116的上部形成電容器絕緣膜118。然后，在電容絕緣膜的上部形成單元板極電極膜120。
圖6中，接觸窗CW對應于圖7的位線接觸114。圖6的電容器CAP與通過電極116和單元板極電極膜120形成的電容器對應。
圖8是說明與圖6的配置對應的電路的電路圖。
參照圖8，存儲器單元陣列14與行解碼器10選擇的字線WL4m～WL4m+3位線對BLP0、BLP1連接。位線對BLP0包括位線BL0、/BL0。位線對BLP1包括位線BL1、/BL1。
存儲器單元MC0、MC2與字線WL4m+3選擇的各位線BL0、BL1連接。存儲器單元MC1、MC3與字線WL4m選擇的各位線BL0、BL1連接。存儲器單元MC4、MC6與字線WL4m+1選擇的各位線/BL0、/BL1連接。存儲器單元MC5、MC7與字線WL4m+2選擇的各位線/BL0、/BL1連接。
各存儲器單元包括一端與單元極板CP連接的電容器，和連接在該電容器的另一端與相應的位線之間且根據對應的字線進行激活的傳輸門。
讀出放大器帶16包括VBL發生電路130，輸出均衡位線的電位VBL；測試電路122，根據位線均衡信號BLEQ、讀出放大器激活信號S0和測試信號ZMTX0～ZMTX3，輸出讀出放大器激活信號S01和位線均衡信號BLEQ1；讀出放大器SA，根據讀出放大器激活信號S01進行激活，放大位線對上產生的電位差；均衡電路EQ，根據位線均衡信號BLEQ1，將位線對的電位設定為電位VBL。
各均衡電路EQ包括電連接互補的兩條位線的N溝道MOS晶體管124；和在電位上分別使互補的兩條位線結合的N溝道MOS晶體管126、128。N溝道MOS晶體管124～128的柵極接收位線均衡信號BLEQ1。
VBL發生電路130包括接收測試信號VBLH、VBLL，輸出信號/EN的NOR電路138；在信號/EN為“L”電平時，輸出電源電位Vcc的一半電位的1/2Vcc發生電路140。
VBL發生電路130還包括接收測試信號VBLH并顛倒的倒換器132；根據倒換器132的輸出，使VBL發生電路130的輸出節點結合為電源電位的P溝道MOS晶體管134；根據測試信號VBLL的輸出，使VBL發生電路130的輸出節點結合為接地電位的N溝道MOS晶體管136。
圖9是表示圖8中測試電路122結構的電路圖。
參照圖9，測試電路122包括接收測試信號ZTMX0～ZTMX3的AND電路152；接收讀出放大器激活信號S0和AND電路152的輸出，輸出讀出放大器激活信號S01的AND電路158；接收位線均衡信號BLEQ并使其顛倒的倒換器156；接收倒換器156的輸出和AND電路152的輸出，輸出位線均衡信號BLEQ1的AND電路160。
圖10是說明圖9所示測試電路122動作的圖。
參照圖9和圖10，正常動作時，由于測試信號ZTMX0～ZTMX3全都設定為“H”電平，因而AND電路158將讀出放大器激活信號S0作為讀出放大器激活信號S01原樣輸出。此外，AND電路160在正常動作中接收倒換器156的輸出，并使其顛倒地輸出，以便輸出與位線均衡信號BLEQ相同極性的位線均衡信號BLEQ1。
另一方面，在測試動作時，測試信號ZTMX0～ZTMX3根據外部提供的地址信號，分別設定為“H”或“L”中的任一個。此時，讀出放大器激活信號S01固定為“L”電平，并且位線均衡信號BLEQ1固定為“H”電平。因此，在測試動作時，不激活讀出放大器，也不進行相對于位線對的放大動作。另一方面，在測試動作時激活位線均衡電路，將位線對的電位設定為電位VBL。
圖11是說明在實施例1的半導體存儲裝置中進行圖形寫入的動作波形圖。
參照圖11，通過將測試信號VBLH設定為“H”電平，電位VBL對應于數據“H”。此時，設定測試信號ZTMX0為“L”電平，設定測試信號ZTMX1～ZTMX3為“H”電平。然后，通過圖5所示的行解碼器10，前置解碼信號X0變為“H”電平，前置解碼信號X1～X3變為“L”電平。此外，前置解碼信號RX0～RX2047變為“H”電平。
然后，激活根據前置解碼信號X0來激活的所有字線。即，所有字線中的四分之一被激活。然后將“H”數據寫入與這些字線連接的所有存儲器單元中。
接著，在時刻t2，測試信號ZTMX0返回到“H”，測試信號VBLH返回到“L”。在測試信號VBLL設定為“H”電平時，電位VBL成為對應于“L”數據的電位。
然后，在激活測試信號ZTMX1～ZTMX3成為“H”電平時，前置解碼信號X1～X3變為“H”電平，并且前置解碼信號RX0～RX2047變為“H”電平。
接著，全部激活根據前置解碼信號X1～X3選擇的字線。即，所有字線中的四分之三被激活，以便在與該字線連接的全部存儲器單元中寫入“L”數據。再有，在進行以上的測試動作期間，利用測試電路122使讀出放大器激活信號S01不被激活成為“L”電平，并且位線均衡信號BLEQ1被激活為“H”電平。
接著，保持該狀態直到時刻t3，來測試存儲器單元之間的短路。在一定的時間d之后，測試信號ZTMX1～ZTMX3返回到“H”電平，并且測試信號VBLL返回到“L”電平，然后讀出注目單元的數據。如果在SN-SN之間存在短路，那么注目單元的數據顛倒，讀出“L”電平的數據。從而可檢測缺陷單元。
圖12是說明圖11中的時刻t2～t3的狀態的圖。
參照圖11和圖12，在時刻t2～t3期間，根據前置解碼信號X0選擇的字線的電位變為“L”電平，根據其它前置解碼信號X1～X3選擇的字線的電位變為“H”電平。在該狀態中，通過VBL發生電路130，從均衡電路EQ將電位VBL提供給位線。此時的電位VBL為對應于數據“L”的電位。
因此，由于從任一個位線將對應于數據“L”的電位連續地提供給包圍注目單元的8個鄰接單元，因而可有效地檢測注目單元與鄰接單元之間的短路。即，不必防止以往那樣的通過對鄰接單元反復進行“L”數據寫入，使鄰接單元的數據受到注目單元數據的影響。因此，在相同停頓期間進行比較的情況下，采用本發明結構的試驗的檢測能力強。
在以上說明的以往方法中，由于在整個表面上寫入包圍圖形需要較長時間，因而通過共同地激活字線，可以在短時間內寫入包圍圖形。例如對于一次寫入圖形的時間，假設一次選擇進行字線寫入所需的時間為100ns，那么，具有8192條字線的每一個圖形的寫入時間變為8192×100(ns)＝819.2(ms)，由于以4條路徑來改變注目單元，此外還需要對寫入數據的兩種極性進行測試，因而819.2(ms)×4×2＝6.553(s)，即，測試圖形的寫入時間約需6.5秒左右，按照本發明，可把該時間縮短為至多10ms左右。因此，通過縮短測試時間，可提高生產性，廉價地生產成品。
此外，可期望本發明的其它效果。
圖13是說明其它效果的圖。
參照圖13，首先激活的字線組記為T1，第二次激活的字線記為T2。
首先，在第一次(T1)中，同時激活對應于前置解碼信號X0～X3的字線，在存儲器單元中共同寫入0或1。
此時，如果測試信號VBLH為“H”電平，那么共同寫入1，相反地，如果測試信號VBLL為“H”電平，那么共同寫入0。
接著，在進行包圍圖形的寫入時，最初激活對應于前置解碼信號X0的字線，然后使寫入的數據顛倒，激活對應于前置解碼信號X0～X3的字線。考慮以4條路徑來實現最初激活的字線和其后激活的字線的組合。
第二次組合，有首先激活對應于前置解碼信號X1的字線，然后激活對應于前置解碼信號X0、X2、X3的字線的情況。第三次組合，有首先激活對應于前置解碼信號X2的字線，然后激活對應于前置解碼信號X0、X1、X3的字線的情況。在第二次組合中，有首先激活對應于前置解碼信號X3的字線，然后激活對應于前置解碼信號X0、X1、X2的字線的情況。
此外，按照實施例1的半導體存儲裝置的結構，也可在行方向上寫入條紋圖形。此時，首先激活與前置解碼信號X0、X1對應的字線來寫入數據，然后顛倒寫入的數據，激活與前置解碼信號X2、X3對應的字線來寫入數據。
此外，還可寫入小方格(checkered)圖形。此時，首先激活與前置解碼信號X0、X2對應的字線來寫入數據，然后顛倒數據，激活與前置解碼信號X1、X3對應的字線來寫入數據。
此外，還可寫入列方向的條紋圖形。此時，首先激活與前置解碼信號X0、X3對應的字線來寫入數據，然后顛倒數據，激活與前置解碼信號X1、X2對應的字線來寫入數據。
即，通過引入本發明的結構，即使利用正常的寫入功能，也可在短時間內寫入包圍圖形之外的所有0/所有1、行條紋、小方格圖形、列條紋等各圖形。因此，可非常有效地縮短測試時間即提高生產率。
(實施例2)下面說明實施例1中所謂半節距結構的單元配置情況。和說明實施例2中所謂的四分之一節距結構的單元配置的情況。
圖14是表示用于實施例2中的測試模式控制電路224的結構的電路圖。
測試模式控制電路224包括測試模式解碼電路230，代替圖2中所示的測試模式控制電路24的結構中的測試模式解碼電路30。其它部分的結構與測試模式控制電路24相同，不再重復說明。
圖15是說明圖14中測試模式解碼電路230動作的圖。
參照圖14和圖15，在測試信號TEST激活為“L”電平的正常動作時，測試信號ZMTX0～ZMTX3固定為“H”電平。
在四分之一節距的情況下，均衡電位VBLE、VBLO分別提供給偶數位線對和奇數位線對，以通過偶數位線對和奇數位線對來變更寫入數據。指定均衡電位VBLE分別為對應于“H”、“L”數據的電位的信號是測試信號VBLEH、VBLEL。此外，指定均衡電位VBLO分別為對應于“H”、“L”數據的電位的信號是測試信號VBLOH、VBLOL。
該測試信號VBLEH、VBLEL、VBLOH、VBLOL在正常動作時被固定于“L”電平。
在激活測試信號TEST的測試模式時，將分別對應于(H，H)的數據的電位提供給偶數位線(EVEN)、奇數位線(ODD)時，測試信號VBLEH、VBLEL、VBLOH、VBLOL設定為(H，L，H，L)。
在激活測試信號TEST的測試模式時，將分別對應于(L，H)的數據的電位提供給偶數位線(EVEN)、奇數位線(ODD)時，測試信號VBLEH、VBLEL、VBLOH、VBLOL設定為(L，H，H，L)。
在激活測試信號TEST的測試模式時，將分別對應于(L，L)的數據的電位提供給偶數位線(EVEN)、奇數位線(ODD)時，測試信號VBLEH、VBLEL、VBLOH、VBLOL設定為(L，H，L，H)。
再有，測試動作時，通過ZMTX0～ZMTX3控制地址信號，可以自由設定，其與圖2和圖3中說明的情況相同。
圖16是表示用于實施例2中的VBL發生電路330結構的電路圖。
VBL發生電路330包括根據測試信號VBLEH、VBLEL輸出電位VBLE的VBL發生電路330.1；和根據測試信號VBLOH、VBLOL輸出電位VBLO的VBL發生電路330.2。VBL發生電路330.1和VBL發生電路330.2的各結構與圖8所示的VBL發生電路130相同，不再重復進行說明。
圖17是說明四分之一節距結構的存儲器單元配置的圖。
參照圖17，稱這種存儲器單元配置為“四分之一節距單元”。其特征說明如下在對應于位線BL0的存儲器單元列上，配置對應于位線BL0與每第四條字線WL1、WL5、...的交點的存儲器單元組，和對應于位線BL0與每第四條字線WL2、WL6、...的交點的存儲器單元組。
在該存儲器單元列中，各存儲器單元與鄰接的存儲器單元構成對，共有與位線BL0連接的位線接觸CW。
在對應于與位線BL0鄰接的位線BL1的存儲器單元列上，配置對應于位線BL1與每第四條字線WL0、WL4、...的交點的存儲器單元組，和對應于位線BL1與每第四條字線WL1、WL5、...的交點的存儲器單元組。
在該存儲器單元列中，各存儲器單元與鄰接的存儲器單元構成對，共有與位線BL1連接的位線接觸CW。
在對應于與位線BL1鄰接的位線/BL0的存儲器單元列上，配置對應于位線/BL0與每第四條字線WL0、WL4、...的交點的存儲器單元組，和對應于位線BL0與每第四條字線WL3、WL7、...的交點的存儲器單元組。
在該存儲器單元列中，各存儲器單元與鄰接的存儲器單元構成對，共有與位線/BL0連接的位線接觸CW。
在對應于與位線/BL0鄰接的位線/BL1的存儲器單元列上，配置對應于位線/BL1與每第四條字線WL2、WL6、...的交點的存儲器單元組，和對應于位線/BL1與每第四條字線WL3、WL7、...的交點的存儲器單元組。
在該存儲器單元列中，各存儲器單元與鄰接的存儲器單元構成對，共有與位線BL1連接的位線接觸CW。
沿字線在行方向上反復配置這種圖形。圖17中，在沿位線的各存儲器單元列上，在位線上設置的位線接觸CW的配置間隔表示基本布圖單位的基本配置節距。存儲器單元列相對于基本布圖單位的配置中的鄰接的存儲器單元列偏移。該偏移為基本配置節距的四分之一。
參照圖17，簡單說明四分之一節距單元中寫入包圍圖形的動作。
讀出放大器被分成與偶數位線對連接的組和與奇數位線對連接的組。
即，將電位VBLE提供給與位線BL0、/BL0連接的電路332和與位線BL2、/BL2連接的電路334。電路332、334的每一個都包括讀出放大器SA和均衡電路EQ。
將電位VBLO提供給與位線BL1、/BL1連接的電路336和與位線BL3、/BL3連接的電路338。電路336、338的每一個都包括讀出放大器SA和均衡電路EQ。
首先，激活字線WL0、WL4、WL8、將電位VBLE設定為對應于“L”數據的電位，電位VBLO設定為對應于“H”數據的電位。然后進行寫入。接著，激活其余的字線，即字線WL1、WL2、WL3、WL5、WL6、WL7、...，將電位VBLE、VBLO全都設定為對應“H”數據的電位。
然后，在注目單元周圍的鄰接單元上，寫入與注目單元的數據相反的數據。因此，可檢測SN-SN短路。但是，在四分之一節距的情況下，需要測試激活字線的4條路徑，電位VBLE、VBLO的2個圖形，即4×2＝8個測試圖形。
權利要求
1.一種半導體存儲裝置，具有動作模式、正常模式和測試模式，該半導體存儲裝置包括包括行列狀配置的多個存儲器單元MC的存儲器單元陣列(14)；沿所述列方向配置、對所述多個存儲器單元進行數據寫入和讀出的多條位線(BL0～BL2，/BL0～/BL2)；沿所述行方向配置、選擇所述多個存儲器單元中的特定存儲器單元的多條字線(WL0～WLn)，其中，所述多條字線(WL0～WLn)被分成第1～第4的字線組，所述第1字線組包括當m為非負整數時，以所述多條字線中的第1字線(WL3)作為第1開始數，對應于4m+1的字線(WL3，WL7)，所述第2字線組包括以所述第1字線作為第1開始數，對應于4m+2的字線(WL4)，所述第3字線組包括以所述第1字線作為第1開始數，對應于4m+3的字線(WL5)，所述第4字線組包括以所述第1字線作為第1開始數，對應于4m+4的字線(WL6)，半導體存儲裝置還包括在所述測試模式時，根據所述地址信號，以所述第1～第4字線組作為激活單位，激活所述多條字線的行解碼電路(10)。
2.如權利要求1的半導體存儲裝置，對應于所述多條位線中的第1位線(BL0)的第1存儲器單元列(MC0，MC1)上，配置對應于所述第1位線(BL0)與所述第1字線組(WL3)的交點的第1存儲器單元組(MC0)，和對應于所述第1位線(BL0)與所述第2字線組(WL4)的交點的第2存儲器單元組(MC1)，所述第1存儲器單元組的各存儲器單元與所述第2存儲器單元組中的鄰接的存儲器單元共有與所述第1位線連接的第1位線接觸，在對應于與所述第1位線鄰接的第2位線(/BL0)的第2存儲器單元列(MC4，MC5)上，配置對應于所述第2位線(/BL0)與所述第3字線組(WL5)的交點的第3存儲器單元組(MC4)，和對應于所述第2位線(/BL0)與所述第4字線組(WL6)的交點的第4存儲器單元組(MC5)，所述第3存儲器單元組的各存儲器單元與所述第4存儲器單元組中的鄰接的存儲器單元共有與所述第2位線連接的第2位線接觸。
3.如權利要求2的半導體存儲裝置，所述地址信號是多個位的信號，半導體存儲裝置包括在所述測試模式中，根據所述地址信號，輸出第1～第4測試信號的測試電路(24)，所述行解碼電路包括第1前置解碼電路(32)，在所述正常模式中，對所述地址信號的預定的2位進行解碼，輸出第1～第4前置解碼信號，在所述測試模式中，根據所述第1～第4測試信號，輸出所述第1～第4前置解碼信號；第2前置解碼電路(36)，在所述正常模式中，對所述地址信號的所述2位之外的位進行解碼，在所述測試模式中輸出固定；主解碼電路(38)，根據所述第1、第2前置解碼電路的輸出，激活所述多條字線。
4.如權利要求2的半導體存儲裝置，所述第1、第2位線構成位線對(BLP0，BLP1)，半導體存儲裝置還包括第1測試電路(24)，在所述測試模式中，根據來自外部的指示，輸出測試信號；電位發生電路(130)，在所述正常模式時，輸出預定的均衡電位，在所述測試模式時，根據所述測試信號，輸出對應于高、低中任一個的數據的電位；均衡電路(EQ)，根據所述電位發生電路的輸出，均衡所述位線對。
5.如權利要求4的半導體存儲裝置，還包括第2測試電路(122)，在所述正常模式時，根據均衡信號(BLEQ)，激活所述均衡電路，在所述測試模式時，不管所述均衡信號，保持所述均衡電路(EQ)為激活狀態。
6.如權利要求4的半導體存儲裝置，還包括放大所述位線對的電位差的讀出放大器(SA)；和第2測試電路(122)，在所述正常模式時，根據讀出放大器激活信號(SO)，激活所述讀出放大器，在所述測試模式時，不管所述讀出放大器激活信號，不激活所述讀出放大器。
7.如權利要求1的半導體存儲裝置，所述多條位線包括連續的鄰接配置的第1～第4位線(/BL3，/BL2，BL3，BL2)，在對應于所述第1位線(/BL3)的第1存儲器單元列上，配置對應于所述第1位線(/BL3)與所述第1字線組(WL10)的交點的第1存儲器單元組，和對應于所述第1位線(/BL3)與所述第2字線組(WL11)的交點的第2存儲器單元組，所述第1存儲器單元組的各存儲器單元與所述第2存儲器單元組中的鄰接的存儲器單元共有與所述第1位線連接的第1位線接觸，在對應于所述第2位線(/BL2)的第2存儲器單元列上，配置對應于所述第2位線(/BL2)與所述第2字線組(WL11)的交點的第3存儲器單元組，和對應于所述第2位線(/BL2)與所述第3字線組(WL12)的交點的第4存儲器單元組，所述第3存儲器單元組的各存儲器單元與所述第4存儲器單元組中的鄰接的存儲器單元共有與所述第2位線連接的第2位線接觸，在對應于所述第3位線(BL3)的第3存儲器單元列上，配置對應于所述第3位線(BL3)與所述第字線組(WL12)的交點的第5存儲器單元組，和對應于所述第3位線(BL3)與所述第4字線組(WL13)的交點的第6存儲器單元組，所述第5存儲器單元組的各存儲器單元與所述第6存儲器單元組中的鄰接的存儲器單元共有與所述第3位線連接的第3位線接觸，在對應于所述第4位線(BL2)的第4存儲器單元列上，配置對應于所述第4位線(BL2)與所述第4字線組(WL13)的交點的第7存儲器單元組，和對應于所述第4位線(BL2)與所述第1字線組(WL14)的交點的第8存儲器單元組，所述第7存儲器單元組的各存儲器單元與所述第8存儲器單元組中的鄰接的存儲器單元共有與所述第4位線連接的第4位線接觸。
8.如權利要求7的半導體存儲裝置，所述地址信號是多個位的信號，半導體存儲裝置還包括在所述測試模式中，根據所述地址信號信號，輸出第1～第4測試信號的測試電路(224)，所述行解碼電路包括第1前置解碼電路(32)，在所述正常模式中，對所述地址信號的預定的2位進行解碼，輸出第1～第4前置解碼信號，在所述測試模式中，根據所述第1～第4測試信號，輸出所述第1～第4前置解碼信號；第2前置解碼電路(36)，在所述正常模式中，對所述地址信號的所述2位之外的位進行解碼，在所述測試模式中輸出固定；主解碼電路(38)，根據所述第1、第2前置解碼電路的輸出，激活所述多條字線。
9.如權利要求7的半導體存儲裝置，所述第1、第3位線構成第1位線對，所述第2、第4位線構成第2位線對，半導體存儲裝置還包括第1測試電路(224)，在所述測試模式中，根據來自外部的指示，輸出可獨立控制的第1、第2測試信號；第1、第2電位發生電路(330.1，330.2)，在所述測試模式時，根據所述第1、第2測試信號，分別輸出對應于高、低中任一個的數據的電位；第1、第2均衡電路(662～336)，根據所述第1、第2電位發生電路的輸出，分別均衡所述第1、第2位線對。
10.如權利要求9的半導體存儲裝置，還包括第2測試電路，在所述正常模式時，根據均衡信號，激活所述第1、第2均衡電路，在所述測試模式時，不管所述均衡信號(BLEQ)，保持所述第1、第2均衡電路(122)為激活狀態。
11.如權利要求9的半導體存儲裝置，還包括分別放大所述第1、第2位線對的電位差的第1、第2讀出放大器(332～336)；和第2測試電路(122)，在所述正常模式時，根據讀出放大器激活信號，激活所述第1、第2讀出放大器，在所述測試模式時，不管所述讀出放大器激活信號，不激活所述第1、第2讀出放大器。
全文摘要
一種可縮短測試時間的半導體存儲裝置,通常輸出均衡電位的VBL發生電路(130),在測試模式中輸出對應于寫入數據的電位,通過均衡電路(EQ)將該電位提供給所有位線。在測試模式中,通過將前置解碼信號RX0～RX3固定為激活狀態,和根據前置解碼信號RX0～RX3進行控制,行解碼器(10)激活所選擇的所有字線。因此,可迅速地寫入可檢測存儲器單元存儲節點之間短路的測試圖形。
文檔編號G11C29/04GK1363935SQ0113259
公開日2002年8月14日 申請日期2001年9月7日 優先權日2001年1月4日
發明者伊藤孝 申請人:三菱電機株式會社