用于低溫ald膜的室底涂層制備方法
【技術領域】
[0001] 本發明涉及半導體領域，更具體地涉及室底涂層。
【背景技術】
[0002] 隨著半導體工業的發展，器件尺寸變得越來越小。這些日漸變小的特征要求極其 均勻的沉積過程，因為膜雜質或其它非均勻性的存在往往能夠導致半導體器件的失效。底 涂層（undercoat)可幫助改善晶片間的厚度均勻性和晶片內的厚度均勻性。

【發明內容】

[0003]本文的某些實施方式涉及用于在被用于在襯底上沉積膜的反應室內形成底涂層 的方法和裝置。在本文的實施方式的一個方面，一種用于在用于處理襯底的反應室的內表 面上形成底涂層的方法被提供，包括（a)將氣相的第一反應物的流引入所述反應室中且允 許所述第一反應物吸附到所述反應室的所述內表面上；(b)在所述第一反應物吸附到所述 反應室的所述內表面上的同時將氣相的第二反應物的流引入所述反應室中；以及（c)當 所述第一和第二反應物中的至少一者的流已經停止時，使所述反應室暴露于等離子體，以 便驅動所述反應室的所述內表面上的所述第一和第二反應物之間的反應，從而形成所述 底涂層，其中所述底涂層共形地（conformally)涂布所述反應室的所述內表面；其中操作 (a)-(c)在所述反應室中沒有襯底存在時進行，且其中操作（a)-(c)被重復直至所述底涂 層至少約0. 1ym厚。
[0004]在一些實施方式中，所述反應室中的溫度在操作（a)-(c)過程中變化不超過約 2°C。在一些情況下，所述底涂層可以是氧化物、氮化物、碳化物、或者碳氮化物。所述底涂 層還可以是貴金屬、鑭系氧化物、4族金屬氧化物、或者5族金屬氧化物。各種不同的反應 物可被使用。在一些情況下，所述第二反應物包括〇JPN20。以SLM計量，所述0jPN20可 以以基本上相等的流率進行提供。所述底涂層可共形地涂布各種內部室表面，例如，襯底載 具。在一些實施方式中，所述底涂層不超過約0. 5或0. 2ym厚。
[0005] 所述方法可以繼續（d)在所述反應室中接收襯底；（e)將氣相的第三反應物的流 引入所述反應室中且允許所述第三反應物吸附到所述襯底的表面上；（f)在所述第三反應 物吸附到所述襯底的所述表面上的同時將氣相的第四反應物的流引入所述反應室中；以及 (g)當所述第三和第四反應物中的至少一者的流已經停止時，使所述反應室暴露于等離子 體，以便驅動所述第三和第四反應物之間的反應，從而在所述襯底的所述表面上形成第二 膜。
[0006]在一些實施方式中，所述第一反應物和第二反應物分別與所述第三反應物和第四 反應物相同。例如，所述第二和第四反應物可各自都包括〇JPN20。其它工藝特性可在底 涂層沉積和襯底上的沉積之間保持恒定。在一些實施方式中，反應室壓強、反應室溫度、供 給持續時間（dosingdurations)、等離子體暴露持續時間、以及RF功率的值中的一者或一 者以上在操作（a)-(c)和操作（e)-(g)之間保持基本上恒定。在某些情況下，所有這些工 藝特性在該兩組操作之間保持恒定。
[0007] 在某些實施方式中，所述反應室中的溫度在操作（a)-(g)過程中變化不超過約 2°C。進一步地，在一些情況下，操作（e)可在操作（c)的最后一次迭代之后約5分鐘內開 始。在這些情況或者其它情況下，所述反應室可在操作（c)的最后一次迭代和操作（e)的 第一次迭代之間不進行清洗。可對多個襯底重復操作（d)-(g)。在一些實施方式中，在操作 (a)-(g)中所沉積的膜直至達到約4ym的室累積限額（accumulationlimit)和/或直至 通過所述反應室利用操作（d)-(g)已處理至少約300個襯底才會開始剝落或剝離。在一些 情況下，這些限額可以更高，例如剝落/剝離會直至至少約400、或者至少約500、或者至少 約600個襯底已被處理才開始。在各實施方式中，這可對應于在剝落/剝離之前在襯底上 的至少約7. 5ym、或者至少約10ym、或者至少約15ym的總沉積。該測量值涉及清潔操作 之間所處理的襯底的數量乘以沉積在所述襯底上的膜的平均厚度。
[0008] 在所公開的實施方式的另一方面，一種處理用于在襯底上沉積膜的反應室的方法 被提供，包括（a)從所述反應室的內表面去除先前沉積的膜以清潔所述反應室；以及（b)通 過原子層沉積工藝在所述反應室的已清潔的所述內表面上沉積底涂層；其中操作（b)在所 述反應室中沒有襯底存在時進行。在一些實施方式中，所述底涂層被沉積至約0. 1-0. 5ym 之間的厚度。在一些實施方式中，操作（b)可等溫地進行。
[0009] 在所公開的實施方式中另一方面，一種準備好用于在襯底上沉積膜的反應室被提 供，包括：用于將氣相反應物引入所述反應室的一或多個進口；用于從所述反應室移除氣 相材料的一或多個出口；用于產生等離子體的等離子體發生器，所述等離子體被暴露于所 述反應室；以及在所述反應室的內表面上的底涂層，其中所述底涂層約0.5ym厚或者更 薄，且其中所述底涂層共形地覆蓋所述反應室的內表面。
[0010] 在一些實施方式中，所述反應室的所述內表面上的所述底涂層可通過下列步驟形 成：(a)將氣相的第一反應物的流引入所述反應室中且允許所述第一反應物吸附到所述反 應室的所述內表面上；(b)在所述第一反應物吸附到所述反應室的所述內表面上的同時將 氣相的第二反應物的流引入所述反應室中；以及（c)當所述第一和第二反應物中的至少一 者的流已經停止時，使所述反應室暴露于等離子體，以便驅動所述反應室的所述內表面上 的所述第一和第二反應物之間的反應，從而形成所述底涂層；其中操作（a)-(c)在所述反 應室中沒有襯底存在時進行。所述反應室的所述內表面上的所述底涂層可以是約0.2ym 厚或者更薄。在某些實施方式中，所述反應室進一步包括被所述底涂層共形地涂布的襯底 載具。
[0011] 下面將參考相關附圖對這些特征以及其它特征進行描述。
【附圖說明】
[0012] 圖1示出了用于在反應室中處理襯底的流程圖，包括通過基于CVD的方法沉積底 涂層。
[0013] 圖2示出了用于在反應室中處理襯底的流程圖，包括通過基于ALD的方法沉積底 涂層。
[0014] 圖3示出了用于通過基于ALD的方法沉積底涂層的方法的流程圖。
[0015] 圖4示出了用于通過基于ALD的方法沉積氧化硅底涂層的方法的流程圖。
[0016] 圖5A和5B示出了根據所公開的某些實施方式的反應室的實施方式。
[0017] 圖6示出了根據所公開的某些實施方式的多工具半導體電鍍裝置。
[0018] 圖7是表示各種金屬在具有不同類型的底涂層的反應室中在襯底上所沉積的膜 中的表面濃度的表格。
[0019] 圖8和9是表示在具有不同類型的底涂層的反應室中所沉積的膜上所檢測到的顆 粒的數量的表格。
[0020] 圖10A和10B示出了顆粒地圖，闡釋在圖9所描繪的膜上在哪里檢測到顆粒。
[0021] 圖11是表示在具有基于ALD的底涂層的反應室中所沉積的膜的均勻性的表格。
[0022] 圖12是針對具有基于CVD的底涂層和基于ALD的底涂層的反應室比較室性能和 吞吐量的表格。
[0023] 圖13針對不同級別的RF通量示出了描繪濕法蝕刻速率相對于沉積溫度的圖形。
[0024] 圖14針對不同的膜示出了濕法蝕刻速率相對于膜應力的圖形。
【具體實施方式】
[0025] 在本申請中，術語"半導體晶片"、"晶片"、"晶片襯底"和"半成品集成電路 (partiallyfabricatedintegratedcircuit)"可替換使用。本領域普通技術人員可以 理解，術語"半成品集成電路"可以是指硅晶片上的集成電路制造的許多階段中的任何階段 中的硅晶片。半導體設備行業中使用的晶片或襯底通常具有200或300mm的直徑，雖然該 行業正朝著采用450mm直徑襯底的方向發展。除了用于在半導體晶片上沉積膜的反應室之 外，其它類型的沉積反應器也可利用本發明。可受益于所公開的實施方式的其它類型的反 應器包括用于制造各種制品（比如印刷電路板、顯示器以及類似物）的那些反應器。除了 半導體晶片之外，本文所描述的方法和裝置也可結合被配置用于其它類型的襯底（包括玻 璃和塑料面板）的沉積室來使用。
[0026] 在接下來的描述中，許多具體細節被闡述以便提供對所述實施方式的透徹理解。 所公開的實施方式可在沒有這些具體細節中的一些或全部的情況下實施。另一方面，公知 的工藝操作沒有被詳細描述以免不必要地模糊所公開的實施方式。雖然將結合具體實施方 式描述所公開的實施方式，但應當理解的是，這并非意圖限制所公開的實施方式。
[0027] 共形、均勻的二氧化硅（Si02)膜以及其它介電膜在半導體制造中有許多應用。 sicv薄膜常見的應用是相鄰晶體管的電隔離。電隔離可通過用絕緣二氧化硅物理分離相鄰 晶體管部件而實現。化學氣相沉積（CVD)和等離子體增強化學氣相沉積（PECVD)有時候 是用于沉積用于淺溝槽隔離（STI)的氧化硅膜或其它膜的可供選擇的方法，尤其是在特征 相對較大的情況下。但是，隨著器件不斷縮小，特征的深寬比（深度與寬度之比）增大，而 傳統的CVD技術在這些高深寬比的特征中不能再提供充分共形的膜。
[0028] CVD的一種替代方案是原子層沉積（ALD)處理和等離子體增強原子層沉積 (PEALD)處理。除非另有說明，在接下來的描述中，術語ALD意在包括PEALD，而術語CVD意 在包括PECVD。ALD法涉及反應氣體的自限吸附且可在高深寬比特征內提供薄的、共形的 介電膜。ALD法已被開發用于氧化硅膜以及其它類型的膜的沉積。由ALD產生的膜非常薄 (例如，約一個單層（monolayer));所以，許多ALD周期可被重復以充分填充間隙特征。
[0029] 相較于利用激活的氣相反應來沉積膜的CVD工藝，ALD工藝利用表面介導的沉積 反應來逐層地沉積膜。在ALD工藝的一實施例中，襯底表面（包括一系列表面活性位置）被 暴露于第一膜前驅體（P1)的氣相分布。P1的一些分子可在襯底表面的頂上形成凝聚相，包 括化學吸附的物質（species)和物理吸附的P1分子。接著，反應器被排空（evacuate)以 去除氣相和物理吸附的P1以便只留下化學吸附的物質。然后，第二膜前驅體（P2)被引入 所述反應器使得P2的一些分子吸附到襯底表面。反應器可再次被排空，這次去除未結合的 P2。接著，提供給襯底的能量（例如，熱能或等離子體能）激活所吸附的P1分子和P2分子 之間的表面反應，形成膜層。最后，反應器被排空以去除反應的副產物以及可能未反應的P1 和P2,結束該ALD周期。額外的ALD周期可被包括以構建膜的厚度。
[0030] 在一實施例中，根據前驅體給料步驟的暴露時間和前驅體的粘著系數，每個ALD 周期可沉積厚度在約0.5A-3A之間的膜層。
[0031] 共形膜也可被沉積在平面型襯底上。例如，用于光刻圖案化應用的抗反射層可由 包括交替膜類型的平面疊層形成。這樣的抗反射層可以是約100A-1000A厚，使得較慢 的ALD工藝比較快的CVD工藝沒有吸引力。但是，這樣的抗反射層也會具有比許多CVD工 藝可提供的晶片內厚度變化公差低的晶片內厚度變化公差。例如，600A￥的抗反射層可 容許小于3人厚度范圍內的公差。
[0032] 作為針對小特征尺寸的對CVD的可行的替代方案的相關沉積技術是共形膜沉積 (CFD)。一般而言，CFD不依賴于在反應以形成膜之前完全清洗一或多種反應物。例如，當 等離子體（或其它激活能量）被產生時，可以有一或多種反應物以氣相存在。據此，在示例 性的CFD工藝中，ALD工藝中所描述的工藝步驟中的一或多個步驟（例如，清洗步驟）可被 縮短或消除。通常，能夠執行ALD工藝的室也能夠執行CFD工藝。在一些實施方式中，新穎 的底涂層形成工藝可被用來在CVD反應室、ALD反應室或CFD反應室中沉積底涂層。雖然 該新穎的底涂層的優勢在結合ALD/CFD反應器使用時會最大，但所述實施方式并不受限于 該背景。
[0033] 底涂層可幫助改善晶片間的厚度均勻性和晶片內的厚度均勻性。室底涂層的使用 在等離子體處理裝置（例如用于沉積等離子體增強原子層沉積（PEALD)膜或等離子體增強 化學氣相沉積（PECVD)膜的裝置）的環境中尤其有益。底涂層常常用于幫助減少金屬污染 和誘發缺陷的顆粒在室表面上的形成。這些顆粒可在膜被沉積時從室表面剝落并掉到襯底 上，從而導致不希望有的膜雜質以及增加器件失效的可能性。使用底涂層的另一優點是它 有助于穩定反應器內的阻抗。
[0034] 形成室底涂層的一種方法涉及通過PECVD工藝在室表面上沉積無摻雜硅酸鹽玻 璃（USG)。該工藝通常在沒有任何襯底存在于室中時執行。用于沉積USG的反應物包括硅 烷（SiH4)和一氧化二氮（N20)。不幸的是，由于與一氧化二氮的使用相關的等離子體加熱效 應，該反應提高了反應室的溫度。在反應室被維持在約l〇〇°C或低于約100°C的情況下，等 離子體加熱效應會是顯著的。例如，底涂層的沉積可將反應室的溫度提高約4-8°C。反應室 溫度上的該效應嚴重影響晶片間均勻性。為了穩定反應室的溫度以及改善均勻性，可在底 涂層被沉積之后、在任何襯底被處理之前，采用一段長的閑置時間（例如，至少約十分鐘）。 穩定室溫的另一方法是在反應室內操作一或多個"假晶片（du_ywafers)"通過若干沉積 周期。假晶片可以是相對便宜的不是設計來用在最終設備中的襯底。這兩種方法都放慢了 生產工藝并降低了吞吐量。
[0035] 除了長閑置時間和/或使用假晶片之外，基于CVD的底涂層形成方法通常要求對 室的多次沖洗以去除形成USG的反應物。如果不執行這些沖洗，硅烷和一氧化二氮會留在 反應室中并在該室被用于在襯底上沉積膜時引起不希望有的反應。這些多次沖洗操作增加 了所需的處理時間且降低了吞吐量。
[0036] 與基于CVD的底涂層沉積工藝相關的另一問題是存在被基于PECVD的USG底涂層 覆蓋的區域和例如被PEALD沉積的膜覆蓋的區域之間的失配的可能性。舉例來說，可用基 于PECVD的USG底涂層涂布PEALD反應室。基于CVD的底涂層會覆蓋反應室的某些部分， 但可能未充分覆蓋該室的其它部分。當該反應室之后被用