全同步獨立2.048Mb/s信號正碼速調整裝置的制造方法
【專利摘要】本實用新型公開了一種全同步獨立2.048Mb/s信號正碼速調整裝置，該裝置包括復接模塊和分接模塊，復接模塊包括緩存器、復接使能發生器、復接碼速調整控制電路、插入碼控制電路、合路器；分接模塊包括幀同步頭檢測電路、分接使能發生器、分路器、插入碼扣除控制電路、使能平滑電路和分接碼速調整控制電路。復接使能發生器產生碼速調整需要的時序信號，16路基群信號各自經插入碼控制電路調整，變為2.112Mbit/s的同步碼流，合路器按位復用，循環讀取16路碼流，并在每幀開頭插入幀定位信號，輸出33.792MHbit/s的標準二次群。本裝置用于調整各低次群系統的數碼率使其同步，對數據敏感性小，抗抖動強，電路穩定。
【專利說明】
全同步獨立2.048Mb/s信號正碼速調整裝置
技術領域
[0001]本實用新型涉及數字復接技術領域，特別涉及一種全同步獨立2.048Mb/s信號正 碼速調整裝置。
【背景技術】
[0002] 幾個低次群數字信號復接成高次群數字信號時，如果各個低次群(例如PCM30/32 系統）的時鐘是各自產生的，即使它們的標稱數碼率相同，都是2048kbit/s，但它們的瞬時 數碼率也可能不同，因為各個支路的晶體振蕩器的振蕩頻率不可能完全相同（CCITT規定 PCM30/32系統的瞬時數碼率在2048kbit/s+100bit/s)，幾個低次群復接后的數碼就會產生 重疊或錯位。這樣復接合成后的數字信號流，在接收端是無法分接恢復成原來的低次群信 號的。因此，數碼率不同的低次群信號是不能直接復接的，為此，在復接前要使各低次群的 數碼率同步，同時使復接后的數碼率符合高次群幀結構的要求。 【實用新型內容】
[0003] 本實用新型的目的在于提出一種全同步獨立2.048Mb/s信號正碼速調整裝置，用 于調整各低次群系統的數碼率使其同步，對數據敏感性小，抗抖動強，電路穩定。
[0004] 本實用新型解決其技術問題所采用的技術方案是：
[0005] -種全同步獨立2.048Mb/s信號正碼速調整裝置，該裝置包括復接模塊和分接模 塊，所述復接模塊的輸出連接到分接模塊的輸入，所述復接模塊包括：
[0006] 用于接收和存儲輸入數據的緩存器;用于產生碼速調整時序信號的復接使能發生 器;用于產生碼速調整控制信號的復接碼速調整控制電路；用于產生2.112Mbit/s同步碼流 的插入碼控制電路和用于產生33.792MHbit/s標準二次群數據信號的合路器；
[0007] 所述緩存器的輸入端分別與輸入數據、寫使能和插入碼控制電路輸出端連接，輸 出端連接到所述插入碼控制電路的輸入端;所述復接使能發生器的輸入端連接系統時鐘， 輸出端連接到所述插入碼控制電路的輸入端;所述復接碼速調整控制電路的輸入端分別與 寫使能和插入碼控制電路的輸出端連接，輸出端連接到插入碼控制電路輸入端;所述合路 器的輸入端與插入碼控制電路的輸出端連接，輸出端連接到分接模塊的輸入端。
[0008] 所述分接模塊包括：
[0009] 用于捕獲幀定位信號和產生使能信號的幀同步頭檢測電路;用于產生碼速調整時 序信號的分接使能發生器;用于分離二次群數據信號的分路器；用于扣除復接時插入碼流 的插入碼扣除控制電路;用于產生不同頻率讀使能的使能平滑電路和用于恢復出標準El信 號的分接碼速調整控制電路；
[0010] 所述幀同步頭檢測電路的輸入端與復接模塊的輸出端連接，輸出端分別連接到分 路器、分接使能發生器、插入碼扣除控制電路和使能平滑電路的輸入端;所述分接使能發生 器的輸入端還與系統時鐘連接，輸出端連接到插入碼扣除控制電路的輸入端;所述分路器 的輸入端還與復接模塊的輸出端連接，輸出端連接至插入碼扣除控制電路的和分接碼速調 整控制電路的輸入端;插入碼扣除控制電路的輸出端連接至使能平滑電路和分接碼速調整 控制電路的輸入端;使能平滑電路的輸出端連接至分接碼速調整控制電路的輸入端。
[0011] -實施例之中：所述緩存器的第一輸入端與輸入數據連接，第二輸入端與寫使能 連接，第三輸入端與插入碼控制電路第一輸出端連接，輸出端連接到所述插入碼控制電路 的第二輸入端;所述復接使能發生器的第一輸出端連接到插碼控制電路的第三輸入端，第 二輸出端連接到插碼控制電路的第四輸入端，第三輸出端連接到插碼控制電路的第五輸入 端，第四輸出端連接到插碼控制電路的第六輸入端;所述復接碼速調整控制電路的第一輸 入端與寫使能連接，第二輸入端與插入碼控制電路的第一輸出端連接，輸出端連接到插入 碼控制電路的第一輸入端;所述插入碼控制電路的第二輸出端連接到合路器的對應分路的 輸入端。
[0012] -實施例之中：所述幀同步頭檢測電路的第一輸出端連接到分路器的第二輸入 端，第二輸出端連接至分接使能發生器的第二輸入端、插入碼扣除控制電路第二輸入端和 使能平滑電路第二輸入端;所述分接使能發生器的第一輸入端與時鐘連接，第一輸出端連 接到插入碼扣除控制電路第三輸入端，第二輸出端連接到插入碼扣除控制電路第四輸入 端，第三輸出端連接到插入碼扣除控制電路第五輸入端，第四輸出端連接到插入碼扣除控 制電路第六輸入端;所述分路器的第一輸入端與復接模塊的輸出端連接，輸出端連接至插 入碼扣除控制電路的第一輸入端和分接碼速調整控制電路的第二輸入端;插入碼扣除控制 電路的輸出端連接至使能平滑電路第一輸入端和分接碼速調整控制電路第一輸入端;使能 平滑電路的輸出端連接至分接碼速調整控制電路的第三輸入端。
[0013] -實施例之中：所述復接使能發生器的輸入端和分接使能發生器第一輸入端分別 與33.792MHz的系統時鐘連接。
[0014] 本實用新型提供的技術方案帶來的有益效果是：用于調整各低次群系統的數碼率 使其同步，對數據敏感性小，抗抖動強，電路穩定。
[0015] 以下結合附圖及實施例對本實用新型作進一步詳細說明，但本實用新型的一種全 同步獨立2.048Mb/s信號正碼速調整裝置不局限于實施例。
【附圖說明】
[0016] 圖1為本實用新型復接模塊的電路框圖；
[0017] 圖2為本實用新型分接模塊的電路框圖；
[0018]圖3為本實用新型門限值時序圖。
【具體實施方式】
[0019] 本實用新型的一種全同步獨立2.048Mb/s信號正碼速調整裝置，該裝置包括復接 模塊和分接模塊，參見圖1，所述復接模塊包括緩存器11、復接使能發生器12、復接碼速調整 控制電路13、插入碼控制電路14、合路器15。
[0020] 所述緩存器11的第一輸入端與輸入數據連接，第二輸入端與寫使能連接，第三輸 入端與插入碼控制電路14第一輸出端連接，輸出端連接到所述插入碼控制電路14的第二輸 入端;所述復接使能發生器12的第一輸出端連接到插碼控制電路14的第三輸入端，第二輸 出端連接到插碼控制電路14的第四輸入端，第三輸出端連接到插碼控制電路14的第五輸入 端，第四輸出端連接到插碼控制電路14的第六輸入端;所述復接碼速調整控制電路13的第 一輸入端與寫使能連接，第二輸入端與插入碼控制電路14的第一輸出端連接，輸出端連接 到插入碼控制電路14的第一輸入端;所述插入碼控制電路14的第二輸出端連接到合路器15 的對應分路的輸入端。
[0021]具體的，緩存器11用于接收和存儲2.048Mb/s的輸入數據din和與輸入數據同步的 寫使能clk_wr，根據來自插入碼控制電路14的讀使能clk_rd，將存儲的輸入數據data_out 送至插入碼控制電路14。
[0022]具體的，復接使能發生器12用于接收系統時鐘pi lo_c0,產生一個均勻使能，對所 述均勻使能進行計數產生插入標志時隙脈沖使能信號clk_sz、調整插入時隙脈沖使能信號 clk_sv、非均勾時鐘的非均勾使能clk_f和幀定位信號時隙脈沖使能clk_sf送至插入碼控 制電路14;
[0023] 具體的，為了避免異步電路鎖帶來的時序上的諸多問題，整個系統采用同步電路 來實現，33.792MHz的晶振作為復接電路的系統時鐘源，通過鎖相環倍頻后得到復接所需要 的時鐘(pll〇_cO: 33.792MHz)。通過復接使能發生器12產生一個周期為2.112Mbit/s，第一 個為高電平，其余低電平的均勻使能非等占空比，對其進行計數得到插入碼控制電路14所 需的插入標志時隙脈沖使能信號clk_sz、調整插入時隙脈沖使能信號clk_sv、等價于頻率 為2.112MHz的非均勻時鐘的非均勻使能clk_f?(從輸入的均勻使能扣除了時隙clk_sz和 clk_sv，實際傳輸數據能力約為2.048113；[1:/8)和幀定位信號所需要的時隙脈沖使能(311^_ sf0
[0024] 復接碼速調整控制電路13用于接收緩存器的寫使能clk_wr和讀使能clk_rd，檢測 寫入脈沖和讀出脈沖的時間差量，產生碼速調整的控制信號Gate送至插入碼控制電路14;
[0025] 具體的，檢測緩沖器的寫入脈沖和讀出脈沖的時間差量，該時間差量稱為讀寫時 差，讀寫時差的大小總隨著時間不斷變化著。寫入速率低于讀出速率，隨著時間的推移，緩 存其中所存信息碼數目越來越少，最后導致"取空"而造成錯誤傳輸。因此，設定一門限，當 信碼數降到門限值時，就進行碼速調整。
[0026] 通過對各時刻讀寫時差的聯系以及趨向最終狀態變化的分析得出，讀寫時差的最 低點總是發生在一幀末尾，而在幀首通過兩個脈沖相位差就能判斷本幀是否需要碼速調 整。具體的，均勻使能第一個脈沖Pl和非均勻使能第一個脈沖P2相減得到它們在每幀開始 的時間差，用一個高速時鐘對其進行采樣，對采樣值進行計數得到計數值TO，與調整門限值 Ts進行比較，若T0>Ts則本幀不需要調整，反之若T0〈Ts，則需要調整。復接碼速調整控制電 路會根據本幀是否需要調整輸出Gate信號，若需要調整，Gate為"1"，不需要調整Gate為 "0，，。
[0027]門限值的好壞直接影響到系統穩定性以及系統的高可靠性，Pl和P2之間理想狀態 下相差3個2.112MHz的周期(幀同步頭），本實施例中采用33.792MHz的高速時鐘作為度量讀 寫時間差的標尺，理想狀態下應當會計數到48。考慮到時鐘會有一定的抖動，為了整個系統 能夠在適當的抖動范圍內正常工作，門限值的確定參考圖3所示。
[0028] 理想情況下，2.048Mbit/s和2. 112Mbit/s數據如圖3中的（1)、（2)所示，當 2.112Mbit/s 的數據傳輸一幀的時候，2.048Mbit/s 數據傳輸了約 205.6(212*2.048/2.112) 個數據，考慮到系統時鐘和數據有一定的抖動，假設為ΛΤ，如圖3中的（3)，這時當 2.112Mbit/s的數據傳輸一幀的時候，2.048Mbit/s數據傳輸了近似206個數據，或者如圖3 中的(4 )，近似傳輸了 205個數據。由此，可以計算得到：
[0029]
[0030]
[0031] 容易得出：ΔΤι~ 1.75, Δ T2~1.26
[0032]用33.792MHz的高速時鐘對Δ T計數，約等于7，加上幀同步位信號的48，門限值定 位55即可補償由于數據和時鐘自身抖動所帶來的影響。
[0033]插入碼控制電路14用于接收來自緩存器輸出的2.048Mb/s數據信號data_out，根 據來自復接碼速調整控制電路13產生的控制信號Gate和復接使能發生器12的使能信號進 行插碼控制，產生2.112Mbit/s非均勻讀使能clk_rd送至緩存器11，產生支路碼流送至合 路器15;
[0034] 具體的，為了標志是否在時隙脈沖clk_sz有插入調整比特，需引入插入標志碼。通 常在一幀中規定一個特定時隙脈沖clk_sv，提供一次碼速調整的機會。如果某支路需要進 行調整，就在該時隙插入一比特脈沖，如不需要調整則該時隙仍傳支路信息。為確保可靠 性，通常采用3位碼作為插入標志碼。如果某支路有插入調整，用標志碼為111來表示，否則 用000表示。通常在一幀中規定時隙脈沖clk_ Sf，提供幀定位信號。為了節省資源，本實施例 中預先規定作為一次群的幀同步頭，分別在16路基群信號中插入。
[0035] 合路器15用于循環讀取插入碼控制電路14產生的16路碼流，在每幀開頭插入幀定 位信號，產生33.792MHbit/s的標準二次群數據信號mux_data_out送至分接模塊。
[0036] 參見圖2,所述分接模塊包括幀同步頭檢測電路21、分接使能發生器22、分路器23、 插入碼扣除控制電路24、使能平滑電路25和分接碼速調整控制電路26。
[0037] 所述幀同步頭檢測電路21的第一輸出端連接到分路器23的第二輸入端，第二輸出 端連接至分接使能發生器22的第二輸入端、插入碼扣除控制電路24第二輸入端和使能平滑 電路25第二輸入端;所述分接使能發生器22的第一輸入端與時鐘連接，第一輸出端連接到 插入碼扣除控制電路24第三輸入端，第二輸出端連接到插入碼扣除控制電路24第四輸入 端，第三輸出端連接到插入碼扣除控制電路24第五輸入端，第四輸出端連接到插入碼扣除 控制電路24第六輸入端;所述分路器23的第一輸入端與復接模塊的輸出端連接，輸出端連 接至插入碼扣除控制電路24的第一輸入端和分接碼速調整控制電路26的第二輸入端;插入 碼扣除控制電路24的輸出端連接至使能平滑電路25第一輸入端和分接碼速調整控制電路 26第一輸入端;使能平滑電路25的輸出端連接至分接碼速調整控制電路26的第三輸入端。 [0038]幀同步頭檢測電路21用于接收來自合路器的二次群數據信號m UX_data_〇ut，捕獲 幀定位信號判定系統處于同步態、失步態還是過渡態，產生使能信號enable送至分接使能 發生器22、插入碼扣除控制電路24和使能平滑電路25,將捕獲的幀定位信號送至分路器23;
[0039]具體的，幀同步頭檢測電路21用于同步搜索與保持電路，同時捕獲幀定位信號，并 按要求判定系統處于同步態、失步態還是過渡態。一旦捕獲到幀定位信號，驅動分接使能發 生器22工作。本實施例中當連續三次捕獲到的幀定位信號與本地幀定位信號一致時，判定 系統處于同步態。系統處于同步態后，若連續四幀沒捕獲到與本地幀定位信號一致的幀定 位信號時，便判定系統進入失步態，并且關閉分接使能發生器22,分接碼速調整控制電路26 停止工作，輸出電平不變，拋棄接受的數據。
[0040] 分接使能發生器22用于接收系統時鐘pll0_c0,根據來自幀同步頭檢測電路21的 使能信號enable，產生一個均勾使能，對所述均勾使能進行計數產生插入標志時隙脈沖使 能信號clk_sz_f j、調整插入時隙脈沖使能信號clk_sv_f j、非均勾時鐘的非均勾使能clk_ j和幀定位信號時隙脈沖使能c lk_sf _f j送至插入碼扣除控制電路24，具體實現同復接 使能發生器12;
[0041] 分路器23用于接收來自合路器的二次群數據信號mUX_data_〇Ut和幀同步頭檢測 電路21的幀定位信號，丟棄幀定位信號，對二次群數據信號mux_data_out分離后送至插入 碼扣除控制電路24和分接碼速調整控制電路26;
[0042]插入碼扣除控制電路24用于接收來自分路器22的支路數據，根據來自幀同步頭檢 測電路21的使能信號enable和分接使能發生器22的使能信號，扣除復接時插入碼流的碼 字，產生寫使能clk_wr_fj送至分接碼速調整控制電路26和使能平滑電路25;
[0043]本實施例中，插入碼扣除控制電路24在接收端對收到的clk_sz_fj時隙的標志碼 進行擇多判決，即標志碼中有2個以上為"1"，判為有插入調整，分接時應將clk_sv_fj時隙 內容扣除；否則判為無插入調整，分接時無需扣除clk_sv_fj時隙內容。如果輸入碼流對應 clk_sv_f j時隙出現"Γ的個數比"0"的個數多，clk_f_f j中對應clk_sv_f j的一個節拍被扣 除；如果對應的c I k_sz_f j時隙"0"的個數比" 1 "的個數多，則c Ik_f_f j中對應c I k_sv_f j的 節拍仍起作用。
[0044]使能平滑電路25用于接收來自幀同步頭檢測電路21的使能信號enable和插入碼 扣除控制電路24的寫使能clk_wr_fj，產生2 · 112Mbit/s，2 ·048Mbit/s和 1 · 988Mbit/s三種 不同頻率的讀使能c I k_rd_f j送至分接碼速調整控制電路26;
[0045] 具體的，基于全同步的思想考慮，使能平滑電路25產生2.112Mbit/s，2.048Mbit/ s，1.988Mbit/s三個時鐘，三個時鐘之間的切換不能用或門邏輯電路簡單的三選一來控選， 因為在切換時容易產生毛刺。應采用f高倍時鐘=(f Xn) =67.384MHz為計數器時鐘，由控 制邏輯控制計數器的計數值(n-l)，n，（n+l)來產生三種不同頻率的使能，此方法使能切換 較平緩，對后接電路影響小。
[0046]分接碼速調整控制電路26用于接收來自分路器22的支路數據，根據來自插入碼扣 除控制電路2 4的寫使能c I k_wr_f j和使能平滑電路的讀使能c I k_r d_f j，恢復出標準E1信 號，具體實現參考復接碼速調整控制電路13。
[0047]本實用新型提供的技術方案帶來的有益效果是：提出一種全同步獨立2.048Mb/s 信號正碼速調整裝置，用于調整各低次群系統的數碼率使其同步，對數據敏感性小，抗抖動 強，電路穩定。
[0048]以上所述僅為本實用新型的較佳實施例，并不用以限制本實用新型，凡在本實用 新型的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本實用新型的保 護范圍之內。
【主權項】
1. 一種全同步獨立2.048Mb/s信號正碼速調整裝置，該裝置包括復接模塊和分接模塊， 所述復接模塊的輸出連接到分接模塊的輸入，其特征在于，所述復接模塊包括： 用于接收和存儲輸入數據的緩存器；用于產生碼速調整時序信號的復接使能發生器； 用于產生碼速調整控制信號的復接碼速調整控制電路；用于產生2.112Mbit/s同步碼流的 插入碼控制電路和用于產生33.792MHbit/s標準二次群數據信號的合路器； 所述緩存器的輸入端分別與輸入數據、寫使能和插入碼控制電路輸出端連接，輸出端 連接到所述插入碼控制電路的輸入端;所述復接使能發生器的輸入端連接系統時鐘，輸出 端連接到所述插入碼控制電路的輸入端;所述復接碼速調整控制電路的輸入端分別與寫使 能和插入碼控制電路的輸出端連接，輸出端連接到插入碼控制電路輸入端;所述合路器的 輸入端與插入碼控制電路的輸出端連接，輸出端連接到分接模塊的輸入端； 所述分接模塊包括： 用于捕獲幀定位信號和產生使能信號的幀同步頭檢測電路；用于產生碼速調整時序信 號的分接使能發生器;用于分離二次群數據信號的分路器；用于扣除復接時插入碼流的插 入碼扣除控制電路;用于產生不同頻率讀使能的使能平滑電路和用于恢復出標準El信號的 分接碼速調整控制電路； 所述幀同步頭檢測電路的輸入端與復接模塊的輸出端連接，輸出端分別連接到分路 器、分接使能發生器、插入碼扣除控制電路和使能平滑電路的輸入端;所述分接使能發生器 的輸入端還與系統時鐘連接，輸出端連接到插入碼扣除控制電路的輸入端;所述分路器的 輸入端還與復接模塊的輸出端連接，輸出端連接至插入碼扣除控制電路的和分接碼速調整 控制電路的輸入端;插入碼扣除控制電路的輸出端連接至使能平滑電路和分接碼速調整控 制電路的輸入端;使能平滑電路的輸出端連接至分接碼速調整控制電路的輸入端。2. 根據權利要求1所述的全同步獨立2.048Mb/s信號正碼速調整裝置，其特征在于： 所述緩存器的第一輸入端與輸入數據連接，第二輸入端與寫使能連接，第三輸入端與 插入碼控制電路第一輸出端連接，輸出端連接到所述插入碼控制電路的第二輸入端;所述 復接使能發生器的第一輸出端連接到插碼控制電路的第三輸入端，第二輸出端連接到插碼 控制電路的第四輸入端，第三輸出端連接到插碼控制電路的第五輸入端，第四輸出端連接 到插碼控制電路的第六輸入端;所述復接碼速調整控制電路的第一輸入端與寫使能連接， 第二輸入端與插入碼控制電路的第一輸出端連接，輸出端連接到插入碼控制電路的第一輸 入端;所述插入碼控制電路的第二輸出端連接到合路器的對應分路的輸入端。3. 根據權利要求1所述的全同步獨立2.048Mb/s信號正碼速調整裝置，其特征在于： 所述幀同步頭檢測電路的第一輸出端連接到分路器的第二輸入端，第二輸出端連接至 分接使能發生器的第二輸入端、插入碼扣除控制電路第二輸入端和使能平滑電路第二輸入 端;所述分接使能發生器的第一輸入端與時鐘連接，第一輸出端連接到插入碼扣除控制電 路第三輸入端，第二輸出端連接到插入碼扣除控制電路第四輸入端，第三輸出端連接到插 入碼扣除控制電路第五輸入端，第四輸出端連接到插入碼扣除控制電路第六輸入端;所述 分路器的第一輸入端與復接模塊的輸出端連接，輸出端連接至插入碼扣除控制電路的第一 輸入端和分接碼速調整控制電路的第二輸入端;插入碼扣除控制電路的輸出端連接至使能 平滑電路第一輸入端和分接碼速調整控制電路第一輸入端;使能平滑電路的輸出端連接至 分接碼速調整控制電路的第三輸入端。4.根據權利要求1所述的全同步獨立2.048Mb/s信號正碼速調整裝置，其特征在于： 所述復接使能發生器的輸入端和分接使能發生器第一輸入端分別與33.792MHz的系統 時鐘連接。
【文檔編號】H04L7/00GK205545297SQ201620380796
【公開日】2016年8月31日
【申請日】2016年4月29日
【發明人】楊偉民
【申請人】福建先創通信有限公司