本申請要求2014年6月20日提交的美國臨時專利申請序列號62/015,021、標題為“交織增量累加調制器”的權益，其公開內容通過援引并入在此。關于聯邦贊助的研究或開發的聲明無
技術領域：
本發明涉及具有改進特性的交織增量累加(Δ∑)調制器。本發明也涉及增量累加(Δ∑)模數轉換器(ADC)，其使用上述的交織增量累加(Δ∑)調制器。背景討論交織增量累加(Δ∑)調制器移除感興趣的信號帶中的噪聲，從而接收到期望的信號時，改進該信號帶內的動態范圍。該動態范圍被測量為以dBm給出的接收信號與本底噪聲之間的差值。從信號帶中移除噪聲或更具體地為重整形噪聲增加與降低本底噪聲相同的陷波深度。更為容易地是針對于窄帶應用(～1MHz)中的更深陷波特性來移除噪聲，從而可以獲得很高的動態范圍(100dB)。相反地，對于較寬的信號帶寬(～200MHz)，可以獲得導致較小動態范圍(60dB)的更為淺的陷波。增量累加(Δ∑)經常用作模數轉換器的重要一部分，以降低針對于感興趣的模擬信號的本底噪聲。此類的模數轉換器通常稱為增量累加模數轉換器。增量累加(Δ∑)調制器的性能緊密地與時鐘頻率聯系在一起，因為(i)增加時鐘頻率與信號帶寬的比值改進動態范圍，并且(ii)更快的采樣對于高信號頻率處的帶通操作是必要的。然而，增加時鐘頻率給調制器中的量化器強加了更為困難的設計挑戰。所公開的Δ∑調制器的架構利用交織概念來放寬(內部ADC和DAC的)量化器時鐘頻率的要求，而沒有影響有效過采樣率，因此相比較于現有技術中所做的，使得更為容易地獲得跨更高頻率處的更寬帶寬的漸進動態范圍目標。基于傳統軟件(或軟件定義)的接收機架構具有額外的轉換級以將射頻(RF)減小到可以由高分辨率ADC所支持的頻率。這些解決方案對于基于軟件的接收機增加了復雜度、尺寸、功率和成本。進一步，基于傳統硬件的接收機具有有限的跨功能性并且僅可以通過物理介入來修改。因此，由于基于軟件的接收機架構的可編程性和設計效率，但優選地是沒有犧牲基于傳統硬件的接收機的性能，接收機設計中的演進已經朝著基于軟件的接收機架構了。Δ∑調制器已經作為這些基于軟件的接收機架構中的前端ADC的優先候選者而出現。然而，還沒有實現在輸入信號頻率處(例如，高于1GHz的頻率)獲得高的動態范圍(例如，80+dB的動態范圍)。這里所公開的Δ∑調制器架構對多比特量化器進行交織，以保持快的有效采樣率-因此支持更高頻率的操作-但每個量化器的采樣率被交織因子所減小，因此實現更高動態范圍性能。最近由Chun-YaoLu的“AHigh-ResolutionTime-InterleavedDelta-SigmaModulatorwithLowOversampling”，Proc.oftheInternationalSymposiumonIntegratedCircuits(ISIC),2009年12月，公開了用于音頻應用的兩個增量累加調制器的時間交織。兩個調制器利用額外的模擬路徑耦合在一起以用于補償，在圖1(a)中示出類似的，其是該現有技術的教導的簡化表示。所呈現的架構在理論上可以將采樣率減小到四倍并且當與傳統的調制器相比時，增加了動態范圍。然而，該論文的現有技術方法實際上限于低頻率操作，因為實際上，在圖1(a)(以及論文的圖4中)中所繪出的偶路徑和奇路徑之間的略微失配可能急劇地惡化該調制器的動態范圍。具有部分交織的另一帶通Δ∑調制器架構已經被設計用于高IF操作，如JulienRyckaer等人在如下中所教導的，“A6.1GS/s52.8mW43dBDR80MHzBandwidth2.4GHzRFBandpassΔ∑ADCin40nmCMOS”IEEERadioFrequencyIntergratedCircuitSymposium(RFIC)，2010年5月。參見圖1(b)。調制器的前向路徑中的ADC已經被交織，以放寬時鐘的速率。所輸出的量化數據被多路復用地備份至系統數據率，以便由單個的DAC轉換到模擬誤差信號。ADC和DAC并非多比特量化器，而是單比特量化器，并且針對于選擇的調制器級限制可獲得的動態范圍。將所公開的架構擴展至多比特級別將不必然地獲得動態范圍中的相應增加，因為DAC(非交織的并且仍以滿時鐘頻率操作)將限制整體的調制器性能。為了與其他的現有技術并且與這里所呈現的方法進行比較，在圖1(b)中示出架構的插圖。1比特ADC僅僅是一個單比較器，其驅動作為單個可切換電源的1比特DAC。1比特DAC本質上是線性的并且不向系統引入非線性。理論顯示ADC和DAC中的每個額外比特將動態范圍(DR)增加6dB，然而在某個點，多比特DAC的非線性成為一個問題，從而增加更多的比特并不進一步增加動態范圍。增量累加的基礎理論說明RMS噪聲以2-K出現，其中K是量化器比特的數目。一個覆蓋該基礎理論工作的例子是JamesC.Candy和GaborC.Temes的“OversamplingMethodsforA/DandD/AConversion”。如這里所建議的在多比特ADC和DAC二者中的交織實質上所探討的是比現有技術中更為困難的問題。除了要管理各個DAC內的失配，滿足動態范圍目標需要交織的DAC間的匹配。另外，交織增加了環路中的過度相位延遲，并且因此補償將用于維持穩定性。這些挑戰是困難的并且可能使得所建議的解決方案對于其他人看起來不太可行，但是我們已經認定了支持該新的架構的技術方案。技術實現要素：在一個方面中，本發明提供了一種調制器，其具有將輸入求和塊與數據輸出塊相耦合的前向路徑，該前向路徑包括耦合到所述輸入求和塊的第N級濾波器和多個交織的多比特模數轉換器(ADC)，交織的多比特ADC具有耦合到第N級濾波器的輸入端和耦合到數據輸出塊的輸出端，以及反饋路徑，其包括多個交織的多比特數模轉換器(DAC)，該交織的多比特DAC具有耦合到交織的多比特ADC的相應輸出端的輸入端，該交織的多比特DAC具有在一起求和并且施加到輸入求和塊的輸出端。對ADC和DAC二者的交織的概念允許支持更高的信號頻率的更高的時鐘頻率，因為時鐘頻率不得不高于輸入頻率。在另一方面中，本發明提供一種增加Δ∑調制器的動態范圍的方法，所述方法包括：提供多個ADC和多個DAC，所述多個ADC和DAC連接成環路；將多個ADC與進入的模擬信號耦合；利用多個時鐘信號來控制所述多個ADC和多個DAC，所述多個時鐘信號中的時鐘信號在時域中相對于彼此偏移，由此每次一個地使能所述多個ADC中的每個ADC以及每次一個地使能所述多個DAC中的每個DAC，使得Δ∑調制器以交織的方式來處理所述進入的模擬信號中的數據。附圖說明圖1(a)繪出現有技術的Δ∑調制器的簡化表示；圖1(b)繪出另一Δ∑調制器；圖2是并入本發明的Δ∑調制器和Δ∑ADC的實施例的框圖；圖2a是針對于圖2的多相位時鐘驅動器的時序圖；圖3(a)示出反饋DAC將不得不在從ADC的采樣時刻延遲的時間τD處被鐘控(“clocked”)；圖3(b)示出由于所建議的交織的設計中的ADC具有與交織級相乘的采樣時鐘周期，過度相位延遲按比例增加；圖3(c)是針對于低通連續時間第2級增量累加調制器的框圖，而圖3(d)是針對于帶通連續時間第2級增量累加調制器的框圖；圖4是根據本發明的更為具體的實施例(其中K＝3、M＝2和N＝6)的Δ∑調制器的框圖；圖4(a)和圖4(b)包括交織的時鐘和信號(圖4(b))的時序圖，并且對應于圖4的實施例，而圖4(a)示出與其對應的信號；圖5繪出圖4的實施例中使用的第6級濾波器的實施例并且也繪出補償網絡的實施例。圖5a繪出在圖4的實施例中使用的第6級濾波器的實施例(其將優選地包括但未示出的圖5的補償網絡)，但示出來自于DSP的用于控制所繪出的LC網絡的頻率的控制信號，以及所繪出的跨導放大器的增益；圖5a-1繪出結合圖5a的實施例所使用的低速DAC陣列；圖6a-1、6a-2、6b-1和6b-2繪出用于對輸入信號減去反饋信號的兩種方案(圖6a-1和6b-1)并且包括更為詳細的相應可能電路實現(圖6a-2和6b-2)；圖7是示出兩個子ADC的交織的框圖；圖8示出事實上DAC的交織將優選地使用一種算法來交織單獨的動態元素匹配(DEM)塊；圖9示出精密塊應該結合所公開的Δ∑調制器來使用；圖9(a)是示出來自于5-GHz和10-GHz時鐘源的時鐘抖動對于由增量累加調制信號所驅動的理想3比特DAC的SNR的影響的抖動圖。具體實施方式通過圖2示出本發明的Δ∑調制器100架構的框圖。對于最通常的情形示出該框圖：所繪出的ADC1021-102M和所繪出的DAC1061-106M的量化器中的第N級濾波器、M時間方式交織因子以及K比特，調制器時鐘頻率為fs。所提出的架構不同于傳統的連續時間Δ∑調制器在于在前向路徑104中存在交織的模數轉換器(ADC)1021-102M的組(“bank”)102和在反饋路徑108中存在具有相同數目的數模轉換器1061-106M的組106。輸入信號RFIN被施加到求和塊114，而反饋路徑在該求和塊116處被減去。RFIN信號的模擬輸入特性(幅度，頻率)被編碼成數字脈沖流，其被施加到DSP200，該DSP200對脈沖流進行抽取并且當連接到Δ∑調制器100時形成Δ∑ADC101。應該注意到的是盡管圖2將輸入信號示出為稱為RF或射頻信號，圖2和本發明可以替代地結合中頻(IF)信號來使用。IF信號例如可以在一次或多次下變頻后通過傳統的超外差接收機來產生。如此，在某些實施例中，對求和塊114的輸入可以是IF信號而非RF信號，這取決于圖2的Δ∑調制器100在實際中如何使用。所公開的調制器能夠調制輸入信號101(RF或IF)，其具有1GHz或更大的載波頻率以及20MHz的帶寬，并且以60dB的動態范圍來如此進行。這些值并不是本發明的限制，而是今天可以通過使用商業上可獲得的組件來實現的。隨著技術的改進，能夠以更高的動態范圍來調制更高頻率的更好的交織的增量累加(Δ∑)調制器將無疑可能遵從這里的教導。另外，盡管這里所公開的增量累加(Δ∑)調制器被描述為對于RF和IF信號有用(例如，在無線電領域發現)，如果期望的話，所公開的增量累加(Δ∑)調制器也可以用在無線電領域外的其他應用中。圖2的Δ∑調制器100的組102可以在此稱為ADC而各個ADC1021-102M可以在此被稱為多個ADC或多個子ADC。同樣地，組106在此可以被稱為DAC而各個DAC1061-106M可以被稱為多個DAC或多個子DAC。所有的子ADC1021-102M以減小的采樣率fs/M來采樣并且同樣地，子DAC以相同減小的采樣率fs/M來采樣。對于子ADC1021-102M和DAC1061-106M二者，數M應該是相同的，并且數M反映這里所發生的交織的范圍(其也對應于使用在圖2的實施例中的子ADC1021-102M和子DAC1061-106M的數目)。M的典型值是二進制值，例如2、4、8等。對ADC進行交織具有如在時域中的去多路復用的相同效果(在子ADC1021-102M的情形中)并且對DAC進行交織具有如在時域中多路復用的相同效果(在子DAC1061-106M的情形中)。降低的fs/M的輸出數據速率減輕了圖2的調制器和連接圖2中示出的調制器100的下游的后處理濾波器(數字信號處理器或DSP200)的接口，由此形成增量累加ADC101。例如，如果M＝8，則DSP200應該能夠處理如果數據速率是例如10Gsps的fs/8的時鐘頻率。如果M＝1(并且，因此沒有交織)，則將可能需要硬件去多路復用器(demux)，因為10Gsps的數據速率對于當前設計的DSP可能過快。通常位于交織的ADC之前的跟蹤和保持電路并不必需，因為在調制器的前向路徑中創建的誤差通過反饋環路來整形并且對于整體性能具有較小的后果。相反地，應該解決在來自于子DAC1061-106M的反饋路徑中引入的誤差。并沒有對濾波器112的濾波器級或類型(例如，帶通或低通)的約束，然而，針對于過度相位延遲的補償網絡110可能由于具有更高級的濾波器而變得不期望的復雜。通過借助于多相位時鐘驅動器121來控制子ADC1021-102M和子DAC1061-106M而發生交織。由多相位時鐘驅動器121所產生的示例性時鐘在圖2a中示例性給出，該圖2a是那些時鐘的時序圖。圖2a是概括的示圖，并且在由此呈現的多相位時鐘驅動器121的實施例中，時鐘相位從主時鐘(fs)的下降沿導出。這將是具有彼此之間180度反相的一對時鐘信號，例如fФ1和fФM-1。濾波器112通過圍繞輸入信號載波頻率(fc)放置濾波器噪聲轉移函數的多個零來提供模擬輸入信號RFIN的噪聲整形，因此抑制圍繞其的量化噪聲。濾波后的信號接著由ADC102來采樣和量化。數字輸出信號接著通過DAC106而轉換回模擬信號并且反饋回用于在塊114處進行相減的輸入，以形成閉環操作。數字輸出信號的后濾波優選地在DSP200中執行，以移除量化誤差的帶外部分。以遠高于輸入信號帶寬的速率對濾波的信號進行采樣(已知為過采樣的技術)，結合后處理濾波器功能將得到有效的高精度調制器100，盡管使用了相對粗調的子ADC1021-102M和子DAC1061-106M。粗調在本上下文中意味著若干個比特，例如一到三個。優選地，子AC1021-102M和子DAC1061-106M每個是三比特裝置。相比較而言，典型的現有技術ADC架構將需要13個比特以獲得80dB的動態范圍。利用所公開的電路，80dB的動態范圍可以利用實現為三比特裝置的子ADC1021-102M和子DAC1061-106M，使用在fs處具有適宜的小抖動的時鐘來實現。第N級濾波器112也優選地經由補償網絡110耦合到子DAC1061-106M的輸入端(或輸出端)，其將在下面關于圖4的實施例來詳細地描述，圖4詳細示出濾波器112的具體實施例(該實施例使用N＝6的第N級濾波器)。在這里稍后討論第N級濾波器112是否耦合到子DAC1061-106M的輸入端或輸出端。在子ADC1021-102M和DSP200之間的是塊120，其被標記為“數據輸出”。如將要看到的，該塊120將包括解碼器，去多路復用器以及也可能的輸出緩沖器，為了簡化圖示而未在此繪出。參見例如圖4和圖7的實施例，其繪出此類的元素。交織緩解了許多問題但復雜化了調制器設計的兩個方面。第一個問題是交織的子DAC1061-106M間的失配。這些子DAC1061-106M每個是K比特(多比特)DAC。并且正如上面所指出的，反饋路徑108中的誤差將直接影響整體調制器100性能。具體地，DAC1061-106M的動態范圍必須滿足整個調制器100的要求。如果期望，可以使用針對于交織的DAC106的功率有效的動態元素匹配(DEM)網絡。參見圖7。圖2(a)是圖2的多相位時鐘驅動器115的時序圖。在該概括的圖示中，從主時鐘fs的下降沿導出時鐘相位。將存在相對于彼此180度反相的一對時鐘信號，例如如fФ1和fФM-1的情形中。對于M＝2的交織，時鐘相位(fФ1和fФ2)是主時鐘頻率(fs)的一半，并且相對于彼此180度反相。圖4(b)是交織的時鐘和信號的時序圖并且對應于圖4的實施例。在圖4(b)上示出的信號通過圖4(a)而涉及回到圖4的實施例(圖4(a)類似于圖4)，但在其上標記的信號對應于圖4(b)的時序圖。圖4(b)的示例性時序圖使用歸零(RTZ)DAC，其在當不評估樣本時令輸出電流為空。當使用RTZ子DAC時，可以對輸出電流進行求和，以產生反饋電流IF/B。使用非歸零(NRZ)DAC來替代RTZ子DAC將對設計增加復雜度。由交織引入的第二問題是通過環路的相位延遲中的有效增加。圖3(a)和圖3(b)示出交織的架構中的過度環路延遲所增加的挑戰。延遲可以惡化環路的性能并且過度延遲可以導致不穩定的調制器。任意實際的ADC花費時間來做出判定。因此，反饋DAC將不得不在從ADC的采樣時刻延遲的時間τD處被鐘控，如圖3(a)所示出的。由于所建議的交織設計中的ADC具有與交織級相乘的采樣時鐘周期(其是頻率的倒數)(產生fs/M)，過度相位延遲按比例增長，因為如在圖3(b)上所提到的，交織的設計中的減小的采樣率對過度環路延遲造成倍增效應。補償網絡使用用于減緩增加的環路延遲的影響的技術來恢復理想的噪聲轉移函數。可以使用此類的技術，如將繞1比特反饋路徑的直接路徑添加到濾波器中的級間求和節點并且調諧濾波器112的濾波器系數。圖3(c)和3(d)示出增量累加調制器100中的子ADC和子DAC并不限于使用帶通濾波器112(參見圖3(d)中的濾波器112的帶通實施例)。與低通濾波器112實施例的交織(參見圖3(c)的濾波器112)可以提供更高的過采樣率，以便由此獲得動態范圍中的進一步增加。所建議的架構當前被實施于上達至2.2到2.6GHz的蜂窩頻帶的應用實踐。參見圖4，其是根據本發明的更為具體實施例的Δ∑調制器的框圖，其中K＝3、M＝2并且N＝6。作為激進的動態范圍目標(>100dB),低功耗(<500mW)和實際技術限制之間的折中來選擇調制器設計參數。在下面的表I中提供被實施的調制器的總結并且在圖4中示出簡化的框圖。表I：針對于圖4的實施例的模塊化設計參數通過圖5更為具體地示出圖4的實施例的第6級濾波器112的第一實施例。圖5的實施例的濾波器112具有三個無源諧振器L1-L3，多跨導放大器T1-T8和三個積分器I1-I3。該實施例中的濾波器112的配置是前饋架構，信號從更早的諧振器階饋送進最終的求和節點FSN。盡管反饋架構可以提供更多的帶外噪聲整形，前饋架構在設計穩定的調制器中給出更多的靈活性。該實施例使用了無源諧振器L1-L3，因為它們比有源諧振器具有更低的噪聲系數、更高的線性度、需要更少的功率并且可以操作在更高的載波頻率。當然，如果想的話，可以將有源濾波器和/或反饋架構用于濾波器112。每個諧振器L1-L3的品質因數或Q主要通過每個諧振器中的電感器的(固有)串聯電阻來設置。通過定義期望的噪聲轉移函數、從表達式中提取系數，并且接著將系數轉變為電路參數，可以確定濾波器的槽(“tank”)值、放大器跨導和積分器參數。在下面的表II中給出構成用于濾波器112的諧振器L1-L3的電感器和電容器的示例性值，該濾波器112具有從2.0到2.4GHz的通頻帶。表II：用于L1-L3的示例性電感器和電容器值L1L2L32.5nH2.5nH2.5nH3.62pF3.70pF3.74pF補償網絡110(對于圖5的實施例繪出兩個相同的網絡110-1和110-2，由于在圖4的實施例中M＝2，每個網絡針對于兩個3比特總線的每個)是一個概括化圖，其示出由編碼的數字數據(參見圖4，來自于DAC1061和1062的輸入)所驅動的三個DAC122并且反饋回濾波器112的內部濾波器節點。在最簡化的形式中，每個補償網絡110-1和110-2可能包括多個單個1比特DAC122，每個由子ADC1021和1022之一的最高有效位來驅動并且反饋回濾波器112的最終求和節點FSN。圖5的描繪更為概括化，因為對于補償網絡110的所繪出的實施例中的兩個3比特總線的每個的3比特的每個，存在單獨的1比特DAC。另外，所繪出的1比特DAC可以連接到子DAC1061和1062的輸出端而非它們的輸入端。然而，1比特DAC優選地連接到子DAC1061和1062的輸入端，因為在子DAC1061和1062的輸入端處，數字代碼是電壓值，而在輸入端處，這里的數據以電流值來表達。在圖5中示出的濾波器112的實施例具有固定的諧振器L1-L3并且跨導放大器T1-T8的增益也是固定的。然而，如果槽電路(諧振器)L1-L3的頻率可以被改變并且如果跨導放大器T1-T8也同樣可以被改變，則將得到更多的設計靈活性。通過圖5a繪出濾波器的此類實施例。轉向圖5a，該圖繪出用于跨載波頻率(fc)帶進行諧調的濾波器112的實施例。頻率陷波控制數據(優選地是以來自于DSP200的比特形式)被發送到L1-L3諧振器中的控制可變電容器以改變電容值，并且由此影響濾波器的陷波頻率中的改變。為了保持調制器穩定，施加到跨導放大器T1-T8的系數修改它們的增益，這些增益優選地隨著陷波改變帶通濾波器內的位置而變化。圖5a的實施例優選地繼續使用圖5中示出的補償網絡110-1和110-2，但為了簡化圖示，它們并未示出在圖5a上。在圖5a的實施例中，由DSP200優選提供的頻率陷波控制比特通過改變所繪出的可變電容器來控制諧振器L1-L3的諧振頻率。為此，每個繪出的可變電容器優選地包括電容器的組，該電容器的組根據來自于DSP200的多比特數字代碼而被接通每個諧振器或斷開每個諧振器。替代地或附加地，通過提供電感器的組來令在每個諧振器L1-L3中繪出的電感器可有效地可變，該電感器的組通過來自于DSP的多比特數字代碼而接通或斷開諧振器。電容器(或電感器)的組可以包括例如32個電容器(或電感器)的組，其可以被通過來自于DSP200的五個比特代碼接通和斷開諧振器。如果在每個諧振器中使用32個電容器和32電感器，則電容器和電感器二者可以被接通和斷開，并且對于每個諧振器，頻率陷波控制數據應該是十比特代碼。隨著陷波和期望的載波頻率改變，跨導放大器T1-T8的增益優選地由來自于圖5a的實施例中的DSP200控制。圖5a包括由低速率DAC陣列標記的塊125。通過圖5a-1詳細地示出低速率DAC陣列125。在圖5a-1中，來自于DSP200的單比特數字數據流被連同時鐘(其可以是kHz到低MHz范圍中的相對低速率)施加到串并轉換器126。串關轉換器126的并行輸出被施加到多個多比特DAC128，每個針對于跨導放大器T1-T8中的每個。由每個DAC128所轉換的比特數目不需要相同。一些DAC比其他DAC128可以轉換更多的比特，從而一個可以被標記為p比特DAC而另一個被標記為n比特DAC。由每個DAC128所轉換的比特數據將取決于將上述的系數施加于跨導放大器T1-T8中所容忍的粗糙度的量。在圖4的實施例中，低噪聲跨導放大器(LNTA)被繪出為發生于求和塊116之前。該求和塊116LNTA組合再次通過圖6a-1來圖示地示出，并且圖6a-2更為詳細地繪出這些求和塊116如何可能被實施。如通過圖6b-1圖示地示出，LNTA可以發生在求和塊116后，而圖6b-2更為詳細地繪出該實施例中的求和塊116如何可能被實施。用于從輸入信號RFIN中減去來自于DAC106的反饋信號的這兩個方法(參見圖6a-1和圖6b-1)，“相減”實際上是反轉的反饋值與輸入信號RFIN的求和。求和可以執行為電流求和或電壓求和。電流求和是寬帶操作-結點(“junction”)不會引入延遲并且將不限制帶寬。不足在于對于LNTA呈現更高的信號幅度，令其成為更難以設計的組件。當減法在圖6b-1和圖6b-2的實施例中示出為LNTA之前時，僅向LNTA呈現誤差信號，從而更高的動態范圍操作成為可能。另外，當需要RF刪除時，耦合器可以具有雙重使用。該方法的不足之處在于耦合器增加延遲并且可能造成調制器100不穩定。為了理解清楚，在圖6a-2和圖6b-2中繪出濾波器112的第一諧振器L1。由于不需要重復第一諧振器L1，從而圖6a-2和圖6b-2的這些電路的輸出被施加在圖5的結點J處。圖7是示出使用閃速架構裝置的兩個子ADC的交織的框圖。每個子ADC1021和1022具有階梯和比較器組，以產生用于下游子DAC1061和1062的溫度計碼。解碼器將溫度計碼轉換成二進制以將I/O計數從8減小到3，并且去多路復用器(DEMUX)減小輸出數據速率，從而DSP200可以處理調制器100數據。子ADC1021和1022被鐘控為相對于彼此180度反相，并且因此交替地對輸入模擬數據(來自濾波器112)進行采樣。采樣和保持放大器(SHA)通常被用在交織的ADC的前端，以最小化定時誤差，但這是具有挑戰性的設計，因為在該實施例中，它們必須操作在10.4GHz的全時鐘頻率處。在調制器的反饋路徑中引入的誤差(例如來自于多比特DAC的非線性度)直接影響調制器的性能，而調制器的前向路徑中的誤差通過閉合環路反饋配置來整形。由于子ADC1021和1022的誤差由調制器來整形，當交織的ADC使用在所公開的調制器100中時，可以省略SHA。在該實施例中，每個子ADC被鐘控在5.2GHz處，并且產生每秒5.2千兆樣本(5.2Gsps)的溫度計代碼。圖8示出事實上DAC的交織將優選地使用算法來交織單獨的動態元素匹配(DEM)塊。DEM塊的隨機化輸出將驅動所繪出的一元電流源開關。假設M＝2與進入到DAC的5.2Gsps溫度計代碼進行交織，僅輸出求和塊需要支持10.4Gsps。在文獻中已經很好地研究了動態元素匹配。參見例如IanGalton的論文“WhyDynamic-Element-MatchingDACsWork”,IEEETransactionsonCircuitsandSystems-II:ExpressBriefs,Vol.57,No.2,Feb.2010,pp.69-74,其通過援引并入在此。思想是“隨機地”分配鎖存器(“latch”)和一元電流源之間的連接。通過這樣進行，來自于制作DAC中的工藝失配的任何誤差得到分布，從而雜散信號開始看起來像平直白噪聲并且動態范圍得到改善。在DAC設計的領域中DEM是公知的并且因此不在此進一步討論。圖9繪出需要具有超低抖動的時鐘源fs，或最終時鐘源將建立本底噪聲并且來自于時鐘源的噪聲不被調制器整形。圖9(a)是示出來自于5-GHz和10-GHz時鐘源的時鐘抖動對于由增量累加調制信號所驅動的理想3比特DAC的SNR的影響的圖。趨勢顯示對于時鐘抖動的每次加倍，SNR將降級6dB。為了獲得80dB的動態范圍，基于超出100KHz的時鐘的相位噪聲，產生fs的時鐘應該具有小于30fsec的RMS時鐘抖動。此類的時鐘可以商業上從佛羅里達州的邁爾斯堡的Crystek獲得，并且如果期望高動態范圍，例如80dB，則應該使用具有低抖動時鐘(具有相對低的抖動)的高質量時鐘。已經根據專利法規的要求描述了本發明，本領域技術人員將理解如何對本發明做出改變和修改，以滿足他們的特定要求或條件。可以做出此類的修改和改變而不脫離如這里所公開的本發明的范圍和精神。此處結束本發明的實施例的描述。為了說明和描述的目的已經呈現了這些實施例的上述描述和做出同樣的方法，并且現在應該清楚的是本發明具有下面的特征和/或概念：概念1：一種調制器，包括：將輸入求和塊與數據輸出塊相耦合的前向路徑，該前向路徑包括耦合到所述輸入求和塊的第N級濾波器和多個交織的多比特模數轉換器(ADC)，交織的多比特ADC具有耦合到第N級濾波器的輸入端和耦合到數據輸出塊的輸出端，以及反饋路徑，其包括多個交織的多比特數模轉換器(DAC)，該交織的多比特DAC具有耦合到交織的多比特ADC的相應輸出的輸入端，該交織的多比特DAC具有在一起求和并且施加到所述輸入求和塊的輸出端，并帶有從交織的多比特DAC到第N級濾波器的連接。概念2：概念1的調制器，其中數據輸出塊包括串聯耦合在所述交織的多比特ADC的輸出端和所述調制器的輸出端之間的至少解碼器和去多路復用器。概念3：概念1或2的調制器，其中交織的多比特ADC以溫度計代碼輸出數字數據并且所述解碼器將來自于交織的多比特ADC的溫度計代碼化數據轉換成格雷碼或二進制碼。概念4：前述概念的任意一個或多個的調制器，其中輸入求和塊將至所述調制器的模擬數據的輸入RF流與交織的多比特DAC的輸出組合，從而在使用中，從模擬數據的輸入RF流中減去在所述交織的多比特DAC的輸出端處的模擬數據。概念5：概念4的調制器，其中所述輸入求和塊包括低噪聲跨導放大器(LNTA)，其具有耦合到模擬數據的輸入RF流的輸入端以及連接到所述交織的多比特DAC的輸出端和所述第N級濾波器的輸入端的輸出端。概念6：概念4的調制器，其中輸入求和塊包括耦合器，其具有耦合到模擬數據的輸入RF流和所述交織的多比特DAC的輸出端的輸入端和至少一個輸出端，所述輸入求和塊進一步包括低噪聲跨導放大器(LNTA)，其具有耦合到所述耦合器的至少一個輸出端的輸入端和具有耦合到所述第N級濾波器的輸入端的輸出端。概念7：前述概念的任意一個或多個的調制器，其中從所述交織的多比特DAC到第N級濾波器的連接包括至少一個穩定性補償電路。概念8：概念7的調制器，其中所述穩定性補償電路具有耦合在所述交織的多比特DAC的輸入端處的輸入端和耦合到所述第N級濾波器中的最終求和節點的至少一個輸出端。概念9：概念8的調制器，其中在所述第N級濾波器中的所述最終求和節點經由多個一比特DAC來接收在所述交織的多比特DAC的輸入端處可獲得的最高有效位。概念10：概念7-9的任意一個或多個的調制器，其中所述穩定性補償電路具有多個一比特DAC，其將在所述交織的多比特DAC的輸入端處可獲得的數據與在所述第N級濾波器內的求和節點耦合。概念11：概念7-9的任意一個或多個的調制器，其中所述穩定性補償電路具有多個一比特DAC，其將在所述交織的多比特DAC的輸出端處可獲得的數據與所述第N級濾波器內的求和節點耦合。概念12：前述概念的任意一個或多個的調制器，其中第N級濾波器是帶通濾波器。概念13：概念1-11的任意一個或多個的調制器，其中所述第N級濾波器是低通濾波器。概念14：概念1-11的任意一個或多個的調制器，其中所述第N級濾波器是其內具有三個諧振電路的第6級濾波器。概念15：前述概念的任意一個或多個的調制器，其中所述多個交織的多比特ADC包括一對交織的三比特ADC，其中所述多個交織的多比特DAC包括一對交織的三比特DAC。概念16：前述概念的任意一個或多個的調制器，其中所述多個交織的多比特ADC包括多個梯形電路，每個梯形電路與比較器電路串聯耦合，以產生對應于提供給所述梯形電路的模擬數據的數字溫度計代碼。概念17：前述概念的任意一個或多個的調制器，其中所述第N級濾波器具有串聯耦合在濾波器輸入端和濾波器輸出端之間的多個諧振器并且優選地為N/2個諧振器。概念18：概念17的調制器，其中所述諧振器具有固定的諧振頻率。概念19：概念17的調制器，其中所述諧振器具有通過數控濾波器值所設置的可變諧振頻率。概念20：概念19的調制器，其中數控濾波器值從耦合到所述數據輸出塊的數字信號處理器導出。概念21：概念18的調制器，進一步包括多個多比特DAC，其具有由所述數字信號處理器所控制的輸入端并且具有耦合到所述第N級濾波器中的多個跨導放大器以便控制其增益的輸出端。概念22：一種模數轉換器，包括根據權利要求2所述的調制器和耦合到所述權利要求2的調制器的輸出端的抽取器。概念23：一種增加Δ∑調制器的動態范圍的方法，所述方法包括：提供多個ADC和多個DAC，所述多個ADC和DAC連接成環路；將多個ADC與進入的模擬信號耦合；利用多個時鐘信號來控制所述多個ADC和多個DAC，所述多個時鐘信號中的時鐘信號在時域中相對于彼此偏移，由此每次一個地使能所述多個ADC中的每個ADC以及每次一個地使能所述多個DAC中的每個DAC，使得Δ∑調制器以交織的方式來處理所述進入的模擬信號中的數據。概念24：概念23的方法，進一步包括由所述多個ADC中的每個ADC和所述多個DAC中的每個DAC并行處理的比特數目，使得所述多個ADC中的每個ADC是多比特ADC并且所述多個DAC中的每個DAC是多比特DAC。概念25：概念23的方法，其中所述多個ADC中的所述ADC的數目等于M并且由所述ADC的每個一次處理的比特數目等于K，其中M優選地等于2并且K優選地等于3。概念26：概念23-25的任意一個的方法，進一步包括連同來自于多個DAC的輸出向求和結點施加進入的模擬信號，并且通過第N級濾波器來對來自于所述求和結點的數據輸出進行濾波，并且以所述交織的方式向所述多個ADC施加所述第N級濾波器的輸出。該列表和所公開的實施例并不旨在是窮舉性的或將本發明限于這里所公開的精確的實施例、形式和/或方法。鑒于上述的教導，許多修改和改變是可能的。意圖在于本發明的范圍不是受該具體實施方式的限制，而是由所附的權利要求書來限制的。提供示例性實施例的上述具體描述以用于說明性的目的并且根據法律的要求來進行公開。并不意圖是窮舉性的或將本發明限于這里所述的精確形式，而僅僅是使得本領域技術人員能夠理解本發明是如何適于特定的應用或實施。修改和改變的可能性將對于本領域的從業者來說是明顯的。示例性實施例的描述并不旨在進行任何限制，該示例性實施例可能已經包括容差、特征尺寸、具體操作條件、工程規范或類似的，并且可以在實施之間變化，或具有對于現有技術的改變，并且其應該沒有暗示任何的限制。申請人已經關于現有技術的狀態做出該公開，但也預見到推進并且未來的這些修改可以考慮這些推進，即根據現有技術的當前狀態。意圖在于本發明的范圍由撰寫的權利要求書和適用的等同方案來定義。對單數的權利要求元素的引用并不旨在意味著“一個并且僅一個”，除非明確地如此陳述。此外，在本公開中，沒有元素、組件或方法或工藝步驟旨在貢獻于公眾而無需考慮元素、組件或步驟是否清楚地陳述于權利要求書中。這里并沒有權利要求元素將被在35U.S.CSec.112第6款下進行解釋，除非該元素使用“用于……裝置”的短語來進行明確地陳述，并且這里沒有方法或工藝步驟將在那些條款下進行解釋，除非步驟或多個步驟使用短語“包括步驟……”來進行明確地陳述。優選地包括這里所述的所有元素、部件和步驟。將要理解的是這些元素、部件和步驟的任意可以由其他元素、部件和步驟來替換，或被一起刪除，正如對本領域技術人員所言是顯而易見的。寬泛地，該書面文件公開了至少下面：一種增量累加調制器，其已經改進了動態范圍。Δ∑調制器具有多個ADC和多個DAC，多個ADC和DAC以環路連接。多個ADC與進入的模擬信號耦合。時鐘發生器提供多個時鐘信號，其控制多個ADC和多個DAC，所述時鐘信號在時域中相對于彼此偏移，由此每次一個地使能所述多個ADC中的每個ADC以及每次一個地使能所述多個DAC中的每個DAC，使得Δ∑調制器以交織的方式來處理所述進入的模擬信號中的數據。增量累積調制器在環路的前向路徑中具有第N個級濾波器。當前第1頁1 2 3