適用于雙偏振iq調制器的偏壓控制裝置及方法
【專利摘要】本發明公開了一種適用于雙偏振IQ調制器的偏壓控制裝置及方法，涉及光信號調制領域，該偏壓控制裝置包括順次相連的光耦合器、光電探測器、ADC和FPGA芯片，FPGA芯片分別與第一DAC、第二DAC、第三DAC、第四DAC、第五DAC、第六DAC相連，通過DAC控制調制器的偏壓。本發明提出的方法首先是通過最小化調制器的輸出光功率確定IQ偏置電壓的初值，然后在IQ的偏置電壓上分別疊加低頻低幅抖動信號，通過迭代算法實現IQ偏置電壓和相差偏置電壓的精確控制。
【專利說明】適用于雙偏振IQ調制器的偏壓控制裝置及方法
【技術領域】
[0001]本發明涉及光信號調制領域，特別是涉及一種適用于雙偏振IQ調制器的偏壓控制裝置及方法。
【背景技術】
[0002]目前，光通信正朝著更高速率，更大容量的方向不斷發展，在高速光發射機中，光信號的調制通常需要采用基于MZM (Mach-Zehnder Modulator，馬赫-曾德調制器)的雙偏振光IQ (In-phase Quadrature)調制器。然而,光IQ調制器本身容易受一些環境因素例如溫度等影響，從而導致其靜態工作點發生偏移，使得系統性能劣化。為了保證信號質量的穩定，不影響系統性能，需要對IQ調制器兩個偏振臂的偏壓同時進行監測和控制，使兩個偏振臂都工作在最佳靜態工作點上。目前在這方面已有不少研究，例如，在調制器的兩偏振臂外加不同頻率微擾信號，在接收端濾出差頻信號，調節偏置電壓最小化差頻信號。對于單載波系統還可以采取微分相位信息進行偏壓控制。
[0003]隨著100G、400G乃至更高速光通信需求的發展，0-0FDM (Optical OrthogonalFrequency Division Multiplexing,光正交頻分復用)技術有更廣泛的應用前景。然而,適用于 OFDM (Orthogonal Frequency Division Multiplexing,正交頻分復用)系統的偏壓控制研究目前還比較少，而對雙偏振調制器的研究幾乎沒有。在理論上，可以通過檢測OFDM調制信號的輸出光信號功率來控制偏壓，但在實際應用中，最佳靜態工作點附近的光功率變化不明顯，器件噪聲產生的影響足以致使工作點偏離最佳點，導致系統性能劣化。

【發明內容】

[0004]本發明的目的是為了克服上述【背景技術】的不足，提供一種適用于雙偏振IQ調制器的偏壓控制裝置及方法，在IQ的偏置電壓上分別疊加低頻低幅抖動信號，通過迭代算法實現IQ偏置電壓和相差偏置電壓的精確控制。
[0005]本發明提供一種適用于雙偏振IQ調制器的偏壓控制裝置，所述雙偏振IQ調制器包括X偏振臂、Y偏振臂、第一 MZM、第二 MZM、第三MZM、第四MZM、第一光移相器和第二光移相器，X偏振臂、Y偏振臂均包括I路和Q路，所述X偏振臂的I路上有第一 MZM，X偏振臂的Q路上有第二 MZM和第一光移相器，Y偏振臂的I路上有第三MZM，Y偏振臂的Q路上有第四MZM和第二光移相器，所述偏壓控制裝置包括分光比為95:5的光耦合器、光電探測器、ADC、FPGA芯片、第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC，光耦合器的輸入端與雙偏振IQ調制器的輸出端相連，光I禹合器輸出的5%信號進入光電探測器,光電探測器通過ADC與FPGA芯片相連，FPGA芯片分別與第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC相連，第一 DAC與第一 MZM相連，第二 DAC與第一光移相器相連，第三DAC與第二 MZM相連，第四DAC與第二光移相器相連，第五DAC與第三MZM相連，第六DAC與第四MZM相連，FPGA芯片通過第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC控制雙偏振IQ調制器的偏壓。[0006]本發明還提供基于上述裝置的適用于雙偏振IQ調制器的偏壓控制方法，包括以下步驟:
[0007]首先，通過最小化雙偏振IQ調制器的輸出光功率確定IQ偏置電壓的初值，然后在1、Q兩路直流偏置上分別引入低頻低幅抖動信號VdithCOS (COditht)和VdithSin(G)
ditht)，Vdith
是抖動信號的電壓幅度，《dith是抖動信號的電壓變化的頻率，兩者都是電壓，前者是余弦變化的，后者是正弦變化的，這兩個信號相差90度，t是時間變量，采取時分復用的工作方式，在第一時隙將低頻抖動加到X偏振臂的1、Q兩端進行控制，在第二時隙加到Y偏振臂的
1、Q兩端進行控制；引入的這兩個抖動信號在輸出光信號上疊加頻率為兩個分量，當IQ相位差ΦIQ= 2時，2 ω dith分量達到最小值，此時I路信號和Q路信號相互正交；當IQ兩路的偏置電壓均達到最佳值時，《dith分量達到最小值；
[0008]在通過最小化輸出光功率P。獲取偏置電壓的概值之后，進一步最小化輸出信號的Wdith和2odith分量來獲取偏置電壓的精確值:在偏離最佳偏置電壓的兩側，ω —和
2?dith都呈現增大的趨勢，在根據輸出光功率P。獲取了偏置電壓的概值之后，以某一步進值先增大后減小偏置電壓，對應的《dith&會呈現先增大后減小，或是先減小后增大這兩種變化情況，此時取ω dith減小對應的偏置電壓作為新的偏置電壓，并反復迭代這一過程，最終得到《dith最小值對應的偏置電壓，即為最佳偏置電壓；同樣的，采用這種迭代算法最小化2codith，得到最佳的IQ相差偏置電壓。
[0009]在上述技術方案的基礎上，所述偏壓控制方法具體包括以下步驟:
[0010]首先，雙偏振IQ調制器將入射的連續光Ei分為四路，分別送入X偏振臂的I路上的第一 MZM、Q路上的第二 MZM、Y偏振臂的I路上的第三MZM、Q路上的第四MZM，在每個偏振臂上，通過MZM將電信號的虛部V1和實部Vq加載進光域,然后通過一個光移相器來控制兩路光載波之間的IQ相位差ΦΜ ；
[0011]X偏振臂上的I路的偏置電壓為Biasix, X偏振臂上的Q路的偏置電壓為BiasQX,Y偏振臂上的I路的偏置電壓為BiasIY，Y偏振臂上的Q路的偏置電壓為BiasQY，X偏振臂的IQ相位偏置電壓為BiasIQPhaseX, Y偏振臂的IQ相位偏置電壓為BiasIQPhaseY ；X偏振臂的I路上的第一 MZM的偏置電壓由Biasix控制，X偏振臂的Q路上的第二 MZM的偏置電壓由Biasex控制，Y偏振臂的I路上的第三MZM的偏置電壓由Biasw控制，Y偏振臂的Q路上的第四MZM的偏置電壓由BiasQY控制；
[0012]隨后，X偏振臂的Q路上的第二 MZM的輸出信號經過第一光移相器，1、Q之間的相位偏移角度由Biasiephasex控制；Y偏振臂的Q路上的第四MZM的輸出信號經過第二光移相器，1、Q之間的相位偏移角度由BiasIQPhaseY控制；X偏振臂的I路上的第一 MZM、Q路上的第一光移相器、Y偏振臂的I路上的第三MZM、Q路上的第二光移相器輸出的光信號經過I禹合器耦合，形成功率為P。的輸出光信號；功率為P。的輸出光信號進入光電探測器，光電探測器的輸出信號與輸出光信號的功率P。成正比，經ADC采樣輸出，送入FPGA芯片；
[0013]FPGA芯片對ADC采樣的信號進行處理，并控制第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出:
[0014](I)初始 化第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出，記錄ADC的輸出即P。的大小，作為初始的光功率；
[0015](1.a)固定第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出，保持X偏振臂的BiasQx、BiasIQPhasex、Y偏振臂的BiasIY、BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第一 DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為Biaslx的工作電壓，即第一 DAC的輸出電壓值；
[0016](l.b)固定第一 DAC、第二 DAC、第四DAC、第五DAC、第六DAC的輸出，保持X偏振臂的BiasIX、BiasQx、Y偏振臂的BiasIY、BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第三DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為Biasex的工作電壓，即第三DAC的輸出電壓值；
[0017](1.c)固定第一 DAC、第二 DAC、第三DAC、第四DAC、第六DAC的輸出，保持X偏振臂上的BiasIX、BiasQx、BiasIQPhasex、Y偏振臂的BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第五DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為BiaSlY的工作電壓，即第五DAC的輸出電壓值；
[0018](1.d)固定第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC的輸出，保持X偏振臂的BiasIX、BiasQx、BiasIQPhasex、Y偏振臂的BiasIY、BiasQY不變,從最小值到最大值改變第六DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為BiasQY的工作電壓，即第六DAC的輸出電壓值；
[0019]迭代進行(1.a)、( 1.b)、( 1.C)、( 1.d)的步驟，直至雙偏振IQ調制器的輸出功率達到最小值，固定各DAC分別為其當前輸出電壓值；
[0020](2)米用時分復用的方式加入低頻低幅抖動信號:第一時隙時,在第一 DAC的輸出上加入低頻低幅抖動信號VdithCos (coditht)，在第三DAC的輸出上加入低頻低幅抖動信號VdithSin (ω ditht)，Vdith是抖動信號的電壓幅度，ω dith是抖動信號的電壓變化的頻率，VdithCos (ω ditht)、VdithSin (ω ditht)都是電壓，前者是余弦變化的，后者是正弦變化的，兩個信號相差90度，t是時間變量；第二時隙時，在第五DAC的輸出上加入低頻低幅抖動信號VdithCos (ω ditht)，在第六DAC的輸出上加入低頻低幅抖動信號VdithSin (ω ditht)；
[0021](3)雙偏振IQ調制器的輸出信號經過分光比為95:5的光I禹合器,95%的光信號為輸出，5%的信號進入光電探測器由ADC轉化為數字信號，在FPGA中數字信號進行快速傅里葉變換FFT分析，計算頻率ω dith和2 ω dith的諧波強度值；在第一時隙和第二時隙中，分別對兩個偏振臂上的偏置電壓進行調整，將各自輸出的ω —和2 諧波強度調到最小；
[0022](3.a)在第一時隙調整X偏振臂上的偏壓，首先固定第二 DAC和第三DAC的輸出，在第一 DAC輸出的當前值Biasix上增加一個值，記錄更改后的一次諧波Odith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波Odith的大小，取二者中較小值對應的電壓更新第一 DAC的輸出；然后固定第一 DAC和第二 DAC的輸出，在第三DAC輸出的當前值Biasex上增加一個值，記錄更改后的一次諧波《dith大小，然后在Biasex上減去一個同樣的值，并記錄更改后的一次諧波Codith大小，匕匕較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第三DAC的輸出；最后，固定第一 DAC和第三DAC的輸出，在第二 DAC當前值上分別加上和減去一個值，比較這兩種情況下的二次諧波2 Codith的強度，取二者中較小值對應的電壓更新第二 DAC的輸出；
[0023](3.b)在第二時隙調整Y偏振臂上的偏壓，首先固定第四DAC和第六DAC的輸出，在第五DAC輸出的當前值BiasIY上增加一個值，記錄更改后的一次諧波Odith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第五DAC的輸出；然后固定第四DAC和第五DAC的輸出，在第六DAC輸出的當前值Biasrf上增加一個值,記錄更改后的一次諧波?dith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第六DAC的輸出；最后，固定第五DAC和第六DAC的輸出，在第四DAC輸出的當前值上分別加上和減去相同值，比較這兩種情況下的一次諧波2 ω dith的強度，取二者中較小值對應的電壓更新第四DAC的輸出；
[0024](4)反復迭代進行(3.a)和(3.b)的步驟，使一階諧波分量ω dith，和二次諧波分量2?dithF斷減小；在迭代過程中，每次電壓調整的大小根據當前諧波大小變化，當諧波值較大時，增大步進值，隨著諧波的減小，再逐步減小步進值，這一迭代過程始終進行，直至雙偏振IQ調制器停止工作。
[0025]在上述技術方案的基礎上，所述抖動信號的電壓幅度Vdith和頻率ω_均遠小于(FDM信號。
[0026]在上述技術方案的基礎上，所述抖動信號的電壓幅度Vdith為OFDM信號電壓幅度的
5% ο
[0027]與現有技術相比，本發明的優點如下:
[0028](I)本發明在IQ的偏置電壓上分別疊加低頻低幅抖動信號，通過迭代算法實現IQ偏置電壓和相差偏置電壓的精確控制。由于抖動信號的頻率在KHz級別，遠低于OFDM信號，并且幅度相對于OFDM信號非常小，其帶來的噪聲幾乎可以忽略。
[0029](2)本發明采用時分復用的方式，分別在不同時隙控制兩路偏振臂，互相之間沒有干擾。
[0030]( 3 )本發明結構簡單，通過低速電器件實現了精確的偏壓控制。
【專利附圖】

【附圖說明】
[0031]圖1是本發明實施例中適用于雙偏振IQ調制器的偏壓控制裝置的結構框圖。
[0032]圖2是本發明實施例中適用于雙偏振IQ調制器的偏壓控制裝置連續運行36小時的信號質量監控圖。
【具體實施方式】
[0033]下面結合附圖及具體實施例對本發明作進一步的詳細描述。
[0034]參見圖1所示，本發明實施例提供一種適用于雙偏振IQ調制器的偏壓控制裝置，雙偏振IQ調制器包括X偏振臂、Y偏振臂、第一 MZM、第二 MZM、第三MZM、第四MZM、第一光移相器和第二光移相器，X偏振臂、Y偏振臂均包括I路和Q路，X偏振臂的I路上有第一MZM, X偏振臂的Q路上有第二 MZM和第一光移相器，Y偏振臂的I路上有第三MZM，Y偏振臂的Q路上有第四MZM和第二光移相器,偏壓控制裝置包括分光比為95:5的光稱合器、光電探測器、ADC (Analog-Digital Converter,模數轉換器)、FPGA (Field Programmable GateArray,現場可編程門陣列)芯片、第一 DAC(Digital-Analog Converter,數模轉換器)、第二DAC、第三DAC、第四DAC、第五DAC、第六DAC，光耦合器的輸入端與雙偏振IQ調制器的輸出端相連，光稱合器輸出的5%信號進入光電探測器,光電探測器通過ADC與FPGA芯片相連，FPGA芯片分別與第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC相連，第一 DAC與第一 MZM相連，第二 DAC與第一光移相器相連，第三DAC與第二 MZM相連，第四DAC與第二光移相器相連，第五DAC與第三MZM相連，第六DAC與第四MZM相連，FPGA芯片通過第一DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC控制雙偏振IQ調制器的偏壓。
[0035]對于OFDM信號，雙偏振IQ調制器兩偏振臂上的MZM調制器的最佳偏置點應該在載波抑制點，即零點處，因此，理論上可以通過最小化輸出光功率P。將偏置電壓調節到最佳值，但是，由于P。在最佳偏置點附近的變化比較平緩，加上噪聲的影響，很難將偏置電壓精確控制在最佳點。
[0036]為了進一步精確調節1、Q偏置電壓和IQ相位差ΦΜ，本發明實施例還提供一種基于上述裝置的適用于雙偏振IQ調制器的偏壓控制方法，包括以下步驟:
[0037]首先，通過最小化雙偏振IQ調制器的輸出光功率確定IQ偏置電壓的初值，然后在1、Q兩路直流偏置上分別引入低頻低幅抖動信號VdithCOS(coditht)和VdithSin(coditht)，Vdith是抖動信號的電壓幅度，ω dith是抖動信號的電壓變化的頻率，兩者都是電壓，前者是余弦變化的，后者是正弦變化的，這兩個信號相差90度，t是時間變量，抖動信號的電壓幅度Vdith和頻率ω dith均遠小于OFDM信號，抖動信號的電壓幅度Vdith控制在OFDM信號電壓幅度的5%左右，頻率則為KHz級別；為了實現兩個偏振臂控制的獨立性，采取時分復用的工作方式，在第一時隙將低頻抖動加到X偏振臂的1、Q兩端進行控制，在第二時隙加到Y偏振臂的1、Q兩端進行控制，保證輸出信號在光電探測器端互不干擾；引入的這兩個抖動信號在輸出光信號上疊加頻率為《_和2?_兩個分量，當ΦΜ=π 2時，2ω —分量達到最小值，此時I路信號和Q路信號相互正交；當IQ兩路的偏置電壓均達到最佳值時，《dith分量達到最小值。
[0038]因此，在通過最小 化輸出光功率P。獲取偏置電壓的概值之后，可以進一步最小化輸出信號的《dith和2 Codith分量來獲取偏置電壓的精確值。在偏離最佳偏置電壓的兩側，ω dith和2 ω dith都呈現增大的趨勢。在根據光功率獲取了偏置電壓的概值之后，以某一步進值先增大后減小偏置電壓，對應的《dith&會呈現先增大后減小，或是先減小后增大這兩種變化情況。此時取《dith減小對應的偏置電壓作為新的偏置電壓，并反復迭代這一過程，最終得到《dith最小值對應的偏置電壓，即為最佳偏置電壓。同樣的，采用這種迭代算法最小化2 codith，得到最佳的IQ相差偏置電壓。
[0039]具體實施的偏壓控制方法包括以下步驟:
[0040]首先，雙偏振IQ調制器將入射的連續光Ei分為四路，分別送入X偏振臂的I路上的第一 MZM、Q路上的第二 MZM、Y偏振臂的I路上的第三MZM、Q路上的第四MZM，在每個偏振臂上，通過MZM將電信號的虛部V1和實部Vq加載進光域,然后通過一個光移相器來控制兩路光載波之間的IQ相位差ΦΜ ；
[0041]X偏振臂上的I路的偏置電壓為Biasix, X偏振臂上的Q路的偏置電壓為BiasQX,Y偏振臂上的I路的偏置電壓為BiasIY，Y偏振臂上的Q路的偏置電壓為BiasQY，X偏振臂的IQ相位偏置電壓為BiasIQPhaseX, Y偏振臂的IQ相位偏置電壓為BiasIQPhaseY ；X偏振臂的I路上的第一 MZM的偏置電壓由Biasix控制，X偏振臂的Q路上的第二 MZM的偏置電壓由Biasex控制，Y偏振臂的I路上的第三MZM的偏置電壓由Biasw控制，Y偏振臂的Q路上的第四MZM的偏置電壓由BiasQY控制；
[0042]隨后，X偏振臂的Q路上的第二 MZM的輸出信號經過第一光移相器，1、Q之間的相位偏移角度由Biasiephasex控制；Y偏振臂的Q路上的第四MZM的輸出信號經過第二光移相器，1、Q之間的相位偏移角度由BiasIQPhaseY控制；X偏振臂的I路上的第一 MZM、Q路上的第一光移相器、Y偏振臂的I路上的第三MZM、Q路上的第二光移相器輸出的光信號經過I禹合器耦合，形成功率為P。的輸出光信號；功率為P。的輸出光信號進入光電探測器，光電探測器的輸出信號與輸出光信號的功率P。成正比，經ADC采樣輸出，送入FPGA芯片；
[0043]FPGA芯片對ADC采樣的信號進行處理，并控制第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出:
[0044](I)初始化第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出，記錄ADC的輸出即P。的大小，作為初始的光功率；
[0045](1.a)固定第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出，保持X偏振臂的BiasQx、BiasIQPhasex、Y偏振臂的BiasIY、BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第一 DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為Biaslx的工作電壓，即第一 DAC的輸出電壓值；
[0046](l.b)固定第一 DAC、第二 DAC、第四DAC、第五DAC、第六DAC的輸出，保持X偏振臂的BiasIX、BiasQx、Y偏振臂的BiasIY、BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第三DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為Biasex的工作電壓，即第三DAC的輸出電壓值；
[0047](1.c)固定第一 DAC、第二 DAC、第三DAC、第四DAC、第六DAC的輸出，保持X偏振臂上的BiasIX、BiasQx、BiasIQPhasex、Y偏振臂的BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第五DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為BiaSlY的工作電壓，即第五DAC的輸出電壓值；
[0048](1.d)固定第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC的輸出，保持X偏振臂的BiasIX、BiasQx、BiasIQPhasex、Y偏振臂的BiasIY、BiasQY不變,從最小值到最大值改變第六DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為BiasQY的工作電壓，即第六DAC的輸出電壓值；
[0049]迭代進行(1.a)、( 1.b)、( 1.C)、( 1.d)的步驟，直至雙偏振IQ調制器的輸出功率達到最小值，固定各DAC分別為其當前輸出電壓值。
[0050](2)米用時分復用的方式加入低頻低幅抖動信號:第一時隙時,在第一 DAC的輸出上加入低頻低幅抖動信號VdithCos (coditht)，在第三DAC的輸出上加入低頻低幅抖動信號VdithSin (ω ditht)，Vdith是抖動信號的電壓幅度，ω dith是抖動信號的電壓變化的頻率，VdithCos (ω ditht)、VdithSin (ω ditht)都是電壓，前者是余弦變化的，后者是正弦變化的，兩個信號相差90度，t是時間變量；第二時隙時，在第五DAC的輸出上加入低頻低幅抖動信號VdithCos (ω ditht)，在第六DAC的輸出上加入低頻低幅抖動信號VdithSin (ω ditht)，抖動信號的電壓幅度Vdith和頻率ω dith均遠小于OFDM信號，抖動信號的電壓幅度Vdith為OFDM信號電壓幅度的5%左右，頻率為KHz級別。
[0051](3)雙偏振IQ調制器的輸出信號經過分光比為95:5的光I禹合器,95%的光信號為輸出，5%的信號進入光電探測器由ADC轉化為數字信號，在FPGA中數字信號進行FFT(FastFourier Transformation,快速傅里葉變換)分析,計算頻率和2 Codith的諧波強度值；在第一時隙和第二時隙中，分別對兩個偏振臂上的偏置電壓進行調整，將各自輸出的《dith和2 Codith諧波強度調到最小；
[0052](3.a)在第一時隙調整X偏振臂上的偏壓，首先固定第二 DAC和第三DAC的輸出，在第一 DAC輸出的當前值Biasix上增加一個值，記錄更改后的一次諧波Odith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波Odith的大小，取二者中較小值對應的電壓更新第一 DAC的輸出；然后固定第一 DAC和第二 DAC的輸出，在第三DAC輸出的當前值Biasex上增加一個值，記錄更改后的一次諧波《dith大小，然后在Biasex上減去一個同樣的值，并記錄更改后的一次諧波Codith大小，匕匕較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第三DAC的輸出；最后，固定第一 DAC和第三DAC的輸出，在第二 DAC當前值上分別加上和減去一個值，比較這兩種情況下的二次諧波2 Codith的強度，取二者中較小值對應的電壓更新第二 DAC的輸出；
[0053](3.b)在第二時隙調整Y偏振臂上的偏壓，首先固定第四DAC和第六DAC的輸出，在第五DAC輸出的當前值BiasIY上增加一個值，記錄更改后的一次諧波Odith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第五DAC的輸出；然后固定第四DAC和第五DAC的輸出，在第六DAC輸出的當前值Biasrf上增加一個值,記錄更改后的一次諧波?dith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第六DAC的輸出；最后，固定第五DAC和第六DAC的輸出，在第四DAC輸出的當前值上分別加上和減去相同值，比較這兩種情況下的一次諧波2 ω dith的強度，取二者中較小值對應的電壓更新第四DAC的輸出；
[0054](4)反復迭代進行(3.a)和(3.b)的步驟，使一階諧波分量ω dith，和二次諧波分量2?dith不斷減小。在迭代過程中，每次電壓調整的大小可根據當前諧波大小變化，當諧波值較大時，增大步進值，隨著諧波的減小 ，再逐步減小步進值，這一迭代過程始終進行，直至雙偏振IQ調制器停止工作。
[0055]下面舉一個實例進行說明。
[0056]參數說明:實驗選用4QAM (Quadrature Amplitude Modulation,正交幅度調制)調制的OFDM系統，使用80個子載波，其中直流分量DC部分的3個子載波空置，OFDM信號由128點IFFT (Inverse Fast Fourier Transform,快速傅立葉反變換)得到，循環前綴為1/16，在兩個偏振態上加載的基帶信號速率均為lOGS/s。在雙偏振IQ調制器的偏置電壓上加載的低頻低幅抖動信號頻率為8kHz，幅度占OFDM信號幅度的5%，實驗所用雙偏振IQ調制器的半波電壓為7V。裝置按照本發明設計的步驟運行，成功將偏執電壓精確控制在最佳點。
[0057]為了說明該偏壓控制裝置的效果，在雙偏振IQ調制器的輸出端通過50G/s采樣率的示波器采集信號并計算SNR，參見圖2所示的結果，雙偏振IQ調制器連續工作36小時后信號質量依然保持在最佳狀態。
[0058]本領域的技術人員可以對本發明實施例進行各種修改和變型，倘若這些修改和變型在本發明權利要求及其等同技術的范圍之內，則這些修改和變型也在本發明的保護范圍之內。
[0059]說明書中未詳細描述的內容為本領域技術人員公知的現有技術。
【權利要求】
1.一種適用于雙偏振IQ調制器的偏壓控制裝置，所述雙偏振IQ調制器包括X偏振臂、Y偏振臂、第一 MZM、第二 MZM、第三MZM、第四MZM、第一光移相器和第二光移相器，X偏振臂、Y偏振臂均包括I路和Q路，所述X偏振臂的I路上有第一 MZM，X偏振臂的Q路上有第二MZM和第一光移相器，Y偏振臂的I路上有第三MZM，Y偏振臂的Q路上有第四MZM和第二光移相器，其特征在于:所述偏壓控制裝置包括分光比為95:5的光耦合器、光電探測器、ADC、FPGA芯片、第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC，光耦合器的輸入端與雙偏振IQ調制器的輸出端相連，光I禹合器輸出的5%信號進入光電探測器,光電探測器通過ADC與FPGA芯片相連，FPGA芯片分別與第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC相連，第一 DAC與第一 MZM相連，第二 DAC與第一光移相器相連，第三DAC與第二 MZM相連，第四DAC與第二光移相器相連，第五DAC與第三MZM相連，第六DAC與第四MZM相連，FPGA芯片通過第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC控制雙偏振IQ調制器的偏壓。
2.基于權利要求1所述裝置的適用于雙偏振IQ調制器的偏壓控制方法，其特征在于，包括以下步驟: 首先，通過最小化雙偏振IQ調制器的輸出光功率確定IQ偏置電壓的初值，然后在1、Q兩路直流偏置上分別引入低頻低幅抖動信號VdithCos (ω ditht)和VdithSin (ω ditht)，Vdith是抖動信號的電壓幅度，《dith是抖動信號的電壓變化的頻率，兩者都是電壓，前者是余弦變化的，后者是正弦變化的，這兩個信號相差90度，t是時間變量，采取時分復用的工作方式，在第一時隙將低頻抖動加到X偏振臂的1、Q兩端進行控制，在第二時隙加到Y偏振臂的1、Q兩端進行控制；引入的這兩個抖動信號在輸出光信號上疊加頻率為《dith和2 Codith的兩個分量，當IQ相位差ΦIQ= 2時，2 ω dith分量達到最小值，此時I路信號和Q路信號相互正交；當IQ兩路的偏置電壓均達到最佳值時，《dith分量達到最小值； 在通過最小化輸出光功率P。獲取偏置電壓的概值之后，進一步最小化輸出信號的(Oditl^P 2 codith*量來獲取偏置電壓的精確值:在偏離最佳偏置電壓的兩側，ω —和2 (Odith都呈現增大的趨勢，在根據輸出光功率P。獲取了偏置電壓的概值之后，以某一步進值先增大后減小偏置電壓，對應的《di`th也會呈現先增大后減小，或是先減小后增大這兩種變化情況，此時取《dith減小對應的偏置電壓作為新的偏置電壓，并反復迭代這一過程，最終得到《…,最小值對應的偏置電壓，即為最佳偏置電壓；同樣的，采用這種迭代算法最小化2codith，得到最佳的IQ相差偏置電壓。
3.如權利要求2所述的適用于雙偏振IQ調制器的偏壓控制方法，其特征在于:所述偏壓控制方法具體包括以下步驟: 首先，雙偏振IQ調制器將入射的連續光Ei分為四路，分別送入X偏振臂的I路上的第一 MZM、Q路上的第二 MZM、Y偏振臂的I路上的第三MZM、Q路上的第四MZM，在每個偏振臂上，通過MZM將電信號的虛部V1和實部Vq加載進光域，然后通過一個光移相器來控制兩路光載波之間的IQ相位差ΦΜ ； X偏振臂上的I路的偏置電壓為Biasix, X偏振臂上的Q路的偏置電壓為BiasQX,Y偏振臂上的I路的偏置電壓為BiasIY，Y偏振臂上的Q路的偏置電壓為BiasQY，X偏振臂的IQ相位偏置電壓為BiasIQPhaseX, Y偏振臂的IQ相位偏置電壓為BiasIQPhaseY ;X偏振臂的I路上的第一 MZM的偏置電壓由Biasix控制，X偏振臂的Q路上的第二 MZM的偏置電壓由Biasex控制，Y偏振臂的I路上的第三MZM的偏置電壓由Bias1Y控制，Y偏振臂的Q路上的第四MZM的偏置電壓由BiasQY控制； 隨后，X偏振臂的Q路上的第二 MZM的輸出信號經過第一光移相器，1、Q之間的相位偏移角度由Biasiephasex控制；Y偏振臂的Q路上的第四MZM的輸出信號經過第二光移相器，1、Q之間的相位偏移角度由BiasIQPhaseY控制；X偏振臂的I路上的第一 MZM、Q路上的第一光移相器、Y偏振臂的I路上的第三MZM、Q路上的第二光移相器輸出的光信號經過稱合器f禹合，形成功率為P。的輸出光信號；功率為P。的輸出光信號進入光電探測器，光電探測器的輸出信號與輸出光信號的功率P。成正比，經ADC采樣輸出，送入FPGA芯片； FPGA芯片對ADC采樣的信號進行處理，并控制第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出: (1)初始化第一DAC、第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出，記錄ADC的輸出即P。的大小，作為初始的光功率；
(La)固定第二 DAC、第三DAC、第四DAC、第五DAC、第六DAC的輸出，保持X偏振臂的BiasQx、BiasIQPhasex、Y偏振臂的BiasIY、BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第一DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為Biaslx的工作電壓，即第一 DAC的輸出電壓值； (l.b)固定第一 DAC、第二 DAC、第四DAC、第五DAC、第六DAC的輸出，保持X偏振臂的Biasix, Biasgx, Y偏振臂的BiasIY、BiasQY、BiasIQPhaseY不變，從最小值到最大值改變第三DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為Biasex的工作電壓，即第三DAC的輸出電壓值； (1.c )固定第一 DAC、第二 DAC、第三DAC、第四DAC、第六DAC的輸出，保持X偏振臂上的BiasIX、BiasQx、BiasIQPhasex、Y偏振臂的BiasQY、BiasIQPhaseY不變,從最小值到最大值改變第五DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為BiaSlY的工作電壓，即第五DAC的輸出電壓值； (1.d)固定第一 DAC、第二 DAC、第三DAC、第四DAC、第五DAC的輸出，保持X偏振臂的Biasix, Biasgx, Biasigphasex, Y偏振臂的BiasIY、Biasgy不變，從最小值到最大值改變第六DAC的輸出電壓值，監測P。的直流部分的功率，取功率最小值對應的電壓作為BiasQY的工作電壓，即第六DAC的輸出電壓值； 迭代進行(l.a)、(l.b)、(l.c)、(l.d)的步驟，直至雙偏振IQ調制器的輸出功率達到最小值，固定各DAC分別為其當前輸出電壓值； (2)米用時分復用的方式加入低頻低幅抖動信號:第一時隙時，在第一DAC的輸出上加入低頻低幅抖動信號VdithCos (ω ditht)，在第三DAC的輸出上加入低頻低幅抖動信號VdithSin (ω ditht)，Vdith是抖動信號的電壓幅度，ω dith是抖動信號的電壓變化的頻率，VdithCos (ω ditht)、VdithSin (ω ditht)都是電壓，前者是余弦變化的，后者是正弦變化的，兩個信號相差90度，t是時間變量；第二時隙時，在第五DAC的輸出上加入低頻低幅抖動信號VdithCos (ω ditht)，在第六DAC的輸出上加入低頻低幅抖動信號VdithSin (ω ditht)； (3)雙偏振IQ調制器的輸出信號經過分光比為95:5的光稱合器,95%的光信號為輸出，5%的信號進入光電探測器由ADC轉化為數字信號，在FPGA中數字信號進行快速傅里葉變換FFT分析，計算頻率ω dith和2 ω dith的諧波強度值；在第一時隙和第二時隙中，分別對兩個偏振臂上的偏置電壓進行調整，將各自輸出的ω —和2 Codith諧波強度調到最小； (3.a)在第一時隙調整X偏振臂上的偏壓，首先固定第二 DAC和第三DAC的輸出，在第一DAC輸出的當前值Biasix上增加一個值，記錄更改后的一次諧波Qdith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波?dith的大小，取二者中較小值對應的電壓更新第一 DAC的輸出；然后固定第一 DAC和第二DAC的輸出，在第三DAC輸出的當前值BiasexI增加一個值，記錄更改后的一次諧波ω _大小，然后在Biasex上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第三DAC的輸出；最后，固定第一 DAC和第三DAC的輸出，在第二 DAC當前值上分別加上和減去一個值，比較這兩種情況下的二次諧波2 ω dith的強度，取二者中較小值對應的電壓更新第二 DAC的輸出； (3.b)在第二時隙調整Y偏振臂上的偏壓，首先固定第四DAC和第六DAC的輸出，在第五DAC輸出的當前值BiaSlY上增加一個值，記錄更改后的一次諧波Qdith大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波?dith的大小，取二者中較小值對應的電壓更新第五DAC的輸出；然后固定第四DAC和第五DAC的輸出，在第六DAC輸出的當前值BiaSlY上增加一個值，記錄更改后的一次諧波ω _大小，然后在Biasix上減去一個同樣的值，并記錄更改后的一次諧波《dith大小，比較這兩種情況下的一次諧波《dith的大小，取二者中較小值對應的電壓更新第六DAC的輸出；最后，固定第五DAC和第六DAC的輸出，在第四DAC輸出的當前值上分別加上和減去相同值，t匕較這兩種情況下的一次諧波2 Codith的強度，取二者中較小值對應的電壓更新第四DAC的輸出； (4)反復迭代進行(3.a)和(3.b)的步驟，使一階諧波分量《dith，和二次諧波分量2?dithF斷減小；在迭代過程中，每次電壓調整的大小根據當前諧波大小變化，當諧波值較大時，增大步進值，隨著諧波的減小，再逐步減小步進值，這一迭代過程始終進行，直至雙偏振IQ調制器停止工作。
4.如權利要求2或3所述的適用于雙偏振IQ調制器的偏壓控制方法，其特征在于:所述抖動信號的電壓幅度Vdith和頻率ω —均遠小于OFDM信號。
5.如權利要求4所述的適用于雙偏振IQ調制器的偏壓控制方法，其特征在于:所述抖動信號的電壓幅度Vdith為OFDM信號電壓幅度的5%。
【文檔編號】H04B10/516GK103595482SQ201310552313
【公開日】2014年2月19日 申請日期:2013年11月8日 優先權日:2013年11月8日
【發明者】張旭, 王元祥, 孟令恒, 楊奇, 黎偲 申請人:武漢郵電科學研究院