專利名稱：半導體集成電路的制作方法
技術領域：
本發明涉及半導體集成電路，更具體地說，涉及包括用于產生多相位時鐘信號的環形振蕩電路的半導體集成電路。
背景技術：
目前，在設備之間傳送信號采用小幅度高速串行信號系統。與并行傳送數字信號的技術相比，該系統能夠減小在數字信號的傳輸過程中產生的電磁干擾(EMI)，并且只需要少量的電纜。
為了實現高速串行通信，在發送側提供并行-串行轉換電路，通過使用具有等間隔相位差的多相位子時鐘信號(在本申請中，稱作多相位時鐘信號)，與基準時鐘信號同步將并行數據轉換為串行數據。因此，出現了對產生多相位時鐘信號并為并行-串行轉換電路提供多相位時鐘信號的多相位時鐘信號產生電路的需要。
作為多相位時鐘信號產生電路，例如，使用由彼此連接成環形的多級延遲差分反相放大電路構成的電壓或電流控制的差分環形振蕩電路。通過使用上述的差分環形振蕩電路，可以很容易地從多級延遲差分反相放大電路中提取具有等間隔的相位差的多相位時鐘信號。為了從高速差分環形振蕩電路產生具有精確等間隔的相位差的多相位時鐘信號，必須使多級延遲差分反相放大電路的負載相等，并且使多相位時鐘信號布線的寄生電容相等。
通常，為了使延遲差分反相放大電路的各級負載相等，在半導體襯底上的兩行中放置構成差分環形振蕩電路的N級延遲差分反相放大電路，在每行中，采用連續的延遲差分反相放大電路彼此相鄰放置的排列。該排列的優點在于，能夠最小化N級延遲差分反相放大電路中一個電路的輸出和下一個電路的輸入之間的布線中的延遲，并且能夠實現在高頻振蕩的差分環形振蕩電路。
但是，在輸出具有等間隔相位差的多相位時鐘信號并且要求實現高速串行通信的差分環形振蕩電路中，通常從交替延遲差分反相放大電路的輸出中提取多相位時鐘信號。因此，從放在兩行中的延遲差分反相放大電路的各行提取信號。因此，根據常規方案和布線，一行中的多相位時鐘信號的布線長度大于另一行的布線長度，就出現了使多相位時鐘信號布線的所有寄生電容相等的困難。而且，要在差分環形振蕩電路的外圍中較寬的區域中進行多相位時鐘信號布線的布局。由于該原因，出現了半導體襯底的面積變大的問題。

發明內容
因此，由于上述問題，本發明的一個目的是提供一種半導體集成電路，其中，當從能夠在高頻下振蕩的環形振蕩電路中引出或提取多相位時鐘信號布線時，可以防止襯底面積的增加以及由于在多相位時鐘信號布線中不均勻的寄生電容引起的時鐘相位精度的降低。
為了解決上述問題，根據本發明第一方案的半導體集成電路包括環形連接的N級放大電路(N為自然數)，以進行振蕩操作，放大電路布置在被分成多行的半導體襯底中，其中在每一行中，第“m-1”級放大電路不與第“m”級放大電路相鄰，其中m是從2到N范圍內的任意整數；以及多個布線，用于分別從放在多個行中的一行中的放大電路中引出多個輸出信號。
此外，根據本發明第二方案的半導體集成電路包括環形連接的N級放大電路，以進行振蕩操作輸出具有等相位間隔的M個相位時鐘信號(M和N為自然數，并且MN)，放大電路布置在被分成兩行的半導體襯底中；以及M個布線，用于分別從放在兩行的一行中的放大電路中引出M個相位時鐘信號。
根據本發明，形成多個布線，從而從放在半導體襯底中被分成多行的N級放大電路的一行中引出或提取多個輸出信號(多相位時鐘信號)。因此，能夠使在多相位時鐘信號布線中的寄生電容相等，并因此防止襯底面積的增加和時鐘相位信號布線中的精度的降低。
附圖簡要介紹通過參考下面的詳細介紹并結合附圖，將使本發明的優點和特征變得顯而易見。在這些附圖中，相同的元件采用相同的參考數字。


圖1示出了本發明第一實施例半導體集成電路中包括的電壓控制差分環形振蕩電路的電路圖；圖2A和2B示出了圖1所示的電壓控制差分環形振蕩電路中包括的延遲差分反相放大電路的電路圖；圖3示出了圖1所示的電壓控制差分環形振蕩電路中包括的延遲差分反相放大電路輸出的多相位時鐘信號的電壓波形圖；圖4示出了本發明第一實施例半導體集成電路中包括的電壓控制差分環形振蕩電路和緩沖電路的電路圖；圖5示出了從電壓控制差分環形振蕩電路中引出多相位時鐘信號的布局和布線的例子的圖；圖6示出了從本發明第一實施例半導體集成電路中的電壓控制差分環形振蕩電路中引出多相位時鐘信號的布局和布線圖；
圖7A是說明圖6中所示的延遲差分反相放大電路的布局說明圖，圖7B是說明圖5中所示的延遲差分反相放大電路的布局說明圖；以及圖8是本發明第二實施例半導體集成電路中包括的延遲差分反相放大電路的布局圖本發明的最佳方式圖1示出了本發明第一實施例半導體集成電路中包括的電壓控制差分環形振蕩電路的電路圖。
如圖1所示，電壓控制差分環形振蕩電路包括N級(在本實施例中為8級)延遲差分反相放大電路101a-101h和控制在各級延遲差分反相放大電路中的延遲時間的控制端102。控制電壓源103連接到控制端102。
如圖2A所示，各級延遲差分反相放大電路101具有非反相輸入端206和反相輸入端207以及非反相輸出端208和反相輸出端209。加到控制電壓輸入端210的控制電壓VC控制在延遲差分反相放大電路101中的延遲時間。或者，控制電流可以控制在延遲差分反相放大電路101中的延遲時間。
圖2B示出了各級延遲差分反相放大電路的內部電路圖。延遲差分反相放大電路101包括用于改變電壓的電阻201和202、MOS晶體管203和204以及恒流源205。延遲差分反相放大電路101將通過放大加在非反相輸入端206的信號和加在反相輸入端207的信號之間的差得到的差分信號加到非反相輸出端208和反相輸出端209。通過加到控制電壓輸入端210的控制電壓VC改變在各MOS晶體管203和204的漏極和源極之間的電壓。因而，控制在延遲差分反相放大電路101中的延遲時間。雖然，在本實施例中MOS晶體管用作放大元件，但是本發明也可用于采用其它元件作為放大元件的情況中。
重新參考圖1，電壓控制差分環形振蕩電路100包括8級環形連接的延遲差分反相放大電路101a-101h。各級延遲差分反相放大電路具有差分輸入端對104和差分輸出端對105。第一級延遲差分反相放大電路101a的差分輸出端對105連接到第二級延遲差分反相放大電路101b的差分輸入端對104，第二級延遲差分反相放大電路101b的差分輸出端對105連接到第三級延遲差分反相放大電路101c的差分輸入端對104，等等。由此，最后第8級延遲差分反相放大電路101h的差分輸出端對105以交叉連接的方式連接到第一級延遲差分反相放大電路101a的差分輸入端對104。結果，如上所述連接成環形的8級延遲差分反相放大電路101a-101h的各差分輸出端對105產生輸出時鐘信號Φ1-Φ16。
圖3示出了時鐘信號Φ1-Φ16的電壓波形。在圖3中，橫坐標軸表示時間，而縱坐標軸表示電壓。各級延遲差分反相放大電路相對于輸入信號反相并輸出延遲由所加的控制電壓VC確定的單位延遲時間TDELAY的信號。這里，在由N級延遲差分反相放大電路構成的差分環形振蕩電路中，為振蕩頻率倒數的時鐘周期TCLOCK由下面的公式表示TCLOCK＝2×N×TDELAY＝16×TDELAY(1)如公式(1)所說明的，差分環形振蕩電路的時鐘周期TCLOCK依賴于延遲差分反相放大電路的級數N和各級單位延遲時間TDELAY。在上述差分環形振蕩電路中，當所加控制電壓產生最小延遲時，為了獲得高振蕩頻率，要求所設計的延遲差分反相放大電路的級數最少，并且減小在延遲差分反相放大電路的輸出布線中的寄生電容從而減小單位延遲時間TDELAY。
順便提及，為了實現高速串行通信，需要具有等間隔相位差的多相位時鐘信號。根據對應于一個并行數據的串行數據的數量確定多相位時鐘信號的相位數量。通常，需要具有4-10個相位的多相位時鐘信號。現在，介紹從圖3所示的時鐘信號Φ1-Φ16中選擇進行高速串行通信所需的并具有等間隔相位差的多相位時鐘信號的方法。
通常，為了產生M相位時鐘信號，可以使用具有N＝n×M個差分反相放大電路的差分環形振蕩電路(n為自然數)。但是，如上所述，差分環形振蕩電路的時鐘周期TCLOCK的最小值依賴于延遲差分反相放大電路的級數和各級單位延遲時間TDELAY。因此，為了得到串行通信所需的高振蕩頻率，最好級數為所需的最小值。因此，通常選擇n＝1的條件。但是，本發明也可應用于n＞1的情況。在本實施例中，采用具有8級延遲差分反相放大電路的結構，其中n＝1，即，N＝M，從而產生8相位時鐘信號。
為了從這些延遲差分反相放大電路輸出的時鐘信號中得到具有等間隔相位差的8相位的多相位時鐘信號，選擇彼此的相位差為等于時鐘周期TCLOCK除以8的時鐘信號。參考圖3，作為這種時鐘信號，奇數時鐘信號Φ1、Φ3、Φ5、…和Φ15或偶數時鐘信號Φ2、Φ4、Φ6、…和Φ16是合適的時鐘信號。在本實施例中，選擇奇數時鐘信號。但是，選擇偶數時鐘信號同樣可以獲得相同的效果。
圖4示出了在根據本發明的第一實施例的半導體集成電路中包括的電壓控制差分環形振蕩電路和緩沖電路的電路圖。這里，對于如圖1所示的電壓控制差分環形振蕩電路100，為作為多相位時鐘信號輸出的奇數時鐘信號Φ1、Φ3、Φ5、…和Φ15增加了八個緩沖電路301a-301h。
為了減小在延遲差分反相放大電路的輸出布線中的寄生電容，需要設計布局和布線，從而在半導體襯底上形成圖4所示的電路時，能夠使從延遲差分反相放大電路101a-101h延伸到緩沖電路301a-301h的多相位時鐘信號的輸出線302a-302d最短。
為了實現上述目的，可以想像到圖5所示的布局和布線。如圖5所示，延遲差分反相放大電路101a-101h放在兩行中。在每一行中，除了兩端的以外，延遲差分反相放大電路相鄰放置。此外，靠近延遲差分反相放大電路101a-101h放置緩沖電路301a-301h，從而輸出線302a-302d盡可能短。通過設計上述布局和布線，能夠得到連接各級的最小布線長度，并因此平均并最小化由于連接相鄰級的布線引起的寄生電容。但是，根據上述布線，用于從緩沖電路301a-301h到并行-串行轉換電路402提供時鐘信號Φ1、Φ3、Φ5、…和Φ15的布線分別在電壓控制差分環形振蕩電路100的上側和下側排列并引出。結果，在上側的多相位時鐘信號的布線401a的寄生電容和在下側的多相位時鐘信號的布線401b的寄生電容之間出現了極大的差別。
在高速串行通信中，得到相位精確相等的多相位時鐘信號是很重要的。因此，當在半導體襯底上布線多相位時鐘信號時，要非常注意在半導體襯底上的多相位時鐘信號的布局。即，在多個時鐘信號中必須使多相位時鐘信號的電磁/電容耦合相等。此外，如圖5所示，當從電壓控制差分環形振蕩電路100的周圍的較寬的區域中引出多相位時鐘信號布線時，該區域不能用作其它目的。因此，需要大面積的半導體襯底。
因此，在本實施例中，采用如圖6所示的布局和布線。如圖6所示，在半導體襯底中放置電壓控制差分環形振蕩電路100、多相位時鐘信號的緩沖電路301a-301h以及并行-串行轉換電路402。在電壓控制差分環形振蕩電路100中環形連接的延遲差分反相放大電路101a-101h交替放在第一行和第二行中，不同于在電路中的連接順序。通過如上所述交替放置它們，能夠只從位于第一行或第二行的延遲差分反相放大電路的一側引出或提取出多相位時鐘信號。在圖6中，完全可以進行布線從而僅從放在下側行中的延遲差分反相放大電路101a、101g、101c和101e引出多相位時鐘信號。因此，多相位時鐘信號的引出布線401c可以全都集中在電壓控制差分環形振蕩電路100的下側。根據該方案的優點，可以使多相位時鐘信號布線的寄生電容相等。
圖7A是說明圖6中所示的8級延遲差分反相放大電路的布局的說明圖；而圖7B是說明作為比較例的圖5中所示的8級延遲差分反相放大電路的布局的說明圖。在圖7A和7B中，數字#1-#8給出了電路中延遲差分反相放大電路的連接順序。在如圖7B所示的比較例中，電路中的連接順序與其放置的順序相同。在圖7A所示的實施例中，電路中的連接順序與其放置的順序不同。
由圖7A和7B可以看到，在本實施例中連接8級延遲差分反相放大電路的布線長度大于比較例中的布線長度。但是，在本實施例中的布線長度與在比較例中的延遲差分反相放大電路的行的兩端的布線長度大致相同。因此，根據本實施例的電壓控制差分環形振蕩電路的高頻特性不低于在比較例中的電壓控制差分環形振蕩電路的高頻特性。
下面，介紹本發明的第二實施例。圖8是說明在根據本發明的第二實施例的半導體集成電路中的電壓控制差分環形振蕩電路中包括的延遲差分反相放大電路的布局的圖。在本實施例中，延遲差分反相放大電路的級數N設為10。在圖8中，數字#1-#10給出了電路中延遲差分反相放大電路的連接順序。
如圖8所示，即使當在第一和第二行中交替放置這些延遲差分反相放大電路，環形連接的延遲差分反相放大電路的級數，可以僅從放在第一或第二行中的延遲差分反相放大電路提取多相位時鐘信號。因此，可以使多相位時鐘信號布線的寄生電容彼此相等。
通常，在使用N級延遲差分反相放大電路的情況下，假設m＝1、2、…N，在m為等于或小于N/2的奇數的情況下，第m級放大電路放在半導體襯底中的第一行的第m個位置，在m為大于N/2的奇數的情況下，第m級放大電路放在半導體襯底中的第一行的第N+1-m個位置，在m為等于或小于N/2的偶數的情況下，第m級放大電路放在半導體襯底中的第二行的第m個位置，在m為大于N/2的偶數的情況下，第m級放大電路放在半導體襯底中的第二行的第N+1-m個位置。
雖然基于實施例介紹了本發明，但是本發明并不限于上述實施例，并且可以在權利要求書中所述的范圍內進行修改或變化。
工業適用性根據本發明的半導體集成電路可以用于使用環形振蕩電路產生具有等間隔相位差的多相位時鐘信號的成像器件、計算機等中。
權利要求
1.一種半導體集成電路，其特征在于它包括環形連接的N級放大電路，這里N為自然數，以進行振蕩操作，所述N級放大電路被布置在分成多行的半導體襯底中，其中在每一行中，第“m-1”級放大電路不與第“m”級放大電路相鄰，其中m是從2到N范圍內的任意整數；以及多個布線，用于分別從放在所述多個行中的一行中的所述放大電路中引出多個輸出信號。
2.根據權利要求1的半導體集成電路，其特征在于所述N級放大電路在半導體襯底中分成兩行排列，并且第“2i-1”級放大電路被放在第一行中，第“2i”級放大電路放在第二行中，這里i＝1、2、…N/2。
3.根據權利要求1的半導體集成電路，這里m＝1、2、…和N，其特征在于在m為不大于N/2的奇數的情況下，第“m”級放大電路放在半導體襯底中的第一行的第“m”個位置；在m為大于N/2的奇數的情況下，第“m”級放大電路放在半導體襯底中的第一行的第“N+1-m”個位置；在m為不大于N/2的偶數的情況下，第“m”級放大電路放在半導體襯底中的第二行的第“m”個位置；以及在m為大于N/2的偶數的情況下，第“m”級放大電路放在半導體襯底中的第二行的第“N+1-m”個位置。
4.根據權利要求1的半導體集成電路，其特征在于所述N級放大電路的每一級將通過放大加在非反相輸入端的信號和加在反相輸入端的信號之間的差得到的差分信號加到非反相輸出端和反相輸出端。
5.根據權利要求1的半導體集成電路，其特征在于所述N級放大電路的每一級的延遲時間由控制電壓和控制電流中的一個控制。
6.一種半導體集成電路，其特征在于它包括環形連接的N級放大電路，以進行振蕩操作輸出具有等相位間隔的M個相位時鐘信號，這里M和N為自然數，并且MN，所述N級放大電路布置在分成兩行的半導體襯底中；以及M個布線，用于分別從放在所述兩行的一行中的所述放大電路中引出M個相位時鐘信號。
7.根據權利要求6的半導體集成電路，其特征在于M和N為偶數。
8.根據權利要求6的半導體集成電路，其特征在于M等于N。
9.根據權利要求6的半導體集成電路，這里i＝1、2、…和N/2，其特征在于第“2i-1”級放大電路放在第一行中；以及第“2i”級放大電路放在第二行中。
10.根據權利要求6的半導體集成電路，這里m＝1、2、…和N，其特征在于在m為不大于N/2的奇數的情況下，第“m”級放大電路放在半導體襯底中的第一行的第“m”個位置；在m為大于N/2的奇數的情況下，第“m”級放大電路放在半導體襯底中的第一行的第“N+1-m”個位置；在m為不大于N/2的偶數的情況下，第“m”級放大電路放在半導體襯底中的第二行的第“m”個位置；以及在m為大于N/2的偶數的情況下，第“m”級放大電路放在半導體襯底中的第二行的第“N+1-m”個位置。
11.根據權利要求6的半導體集成電路，其特征在于所述N級放大電路的每一級將通過放大加在非反相輸入端的信號和加在反相輸入端的信號之間的差得到的差分信號加到非反相輸出端和反相輸出端。
12.根據權利要求6的半導體集成電路，其特征在于所述N級放大電路的每一級的延遲時間由控制電壓和控制電流中的一個控制。
全文摘要
一種半導體集成電路，當從在高頻下振蕩的環形振蕩電路中引出多相位時鐘信號布線時，能夠防止襯底面積的增加以及由于在多相位時鐘信號布線中不均勻的寄生電容引起的時鐘相位精度的降低。該半導體集成電路包括環形連接的N級放大電路，以進行振蕩操作，放大電路布置在分成多行的半導體襯底中，其中在每一行中，第“m－1”級放大電路不與第“m”級放大電路相鄰，其中m是從2到N范圍內的任意整數；以及多個布線，用于分別從放在多個行中的一行中的放大電路中引出多個輸出信號。
文檔編號H03K3/00GK1545760SQ01823610
公開日2004年11月10日 申請日期2001年9月12日 優先權日2001年9月12日
發明者岡村淳一 申請人:哉英電子股份有限公司