n型鍺生長結構和半導體器件的制作方法
【技術領域】
[0001]本實用新型屬于半導體技術領域，具體的說是涉及一種η型鍺生長結構和包括所述η型鍺生長結構的半導體器件。
【背景技術】
[0002]鍺(Ge)具有比硅(Si)更高的迀移率，即Ge的電子和空穴的迀移率分別是Si材料的2倍和4倍，且Ge能夠提供更大的驅動電流和更快的開關速度。Ge的禁帶寬度比Si小，相應地驅動電壓也更低。因此，鍺(Ge)具有比硅(Si)更好的光、電、熱等性能，并且Ge器件工藝與Si微電子工藝兼容性良好，將Ge外延層生長在Si襯底上，制備光電器件，進而實現Si基光電集成，成為當前研究的熱點和難點。
[0003]摻雜是制備器件用半導體材料的一個重要環節。P型Ge的空穴濃度較高(?120Cm 3量級)，而η型鍺的電子濃度不高(?10 19cm 3量級)，因此，Ge溝道P型場效應管具有很好的性能，但Ge溝道N型場效應管的器件特性卻并不理想，給器件性能帶來不利影響。摻雜的方式有兩種，一種是離子注入，還有一種是原位生長。對于離子注入摻雜，由于注入缺陷的作用，η型雜質離子如磷(P)、砷(As)和銻(As)在Ge中的激活率不高，并且擴散嚴重，導致η型鍺的電子濃度較低，并且摻雜界面不陡峭，難以形成淺結。對于原位生長摻雜，由于生長周期較長，在生長的過程中，雜質離子向下擴散嚴重，摻雜電子濃度也難以提升。
【實用新型內容】
[0004]本實用新型的目的在于克服現有技術的上述不足，提供一種η型鍺生長結構，以解決現有η型鍺摻雜電子濃度低的技術問題。
[0005]本實用新型的另一目的是提供一種半導體器件，以解決現有含η型鍺結構器件性能不佳的技術問題。
[0006]為了實現上述實用新型目的，作為本實用新型的一方面，本實用新型實施例提供了一種η型鍺生長結構。所述η型鍺生長結構包括Si襯底和依次生長在所述Si襯底表面的Si1 xGejl沖層、Ge本征層、Si阻擋層和η型Ge摻雜層；其中，所述χ是從過渡到O< X ^ 10
[0007]優選地，所述Si阻擋層為Si層、Si1 #\層或交替生長的Si皇層/Si ! zGez量子阱層形成的SVSi1 zGez超晶格阻擋層；其中，所述O < y彡0.3，所述O < z彡0.5。
[0008]進一步地，所述Si層的厚度為5-20納米；
[0009]進一步地，所述Si1 yGey層的厚度為5-20納米；
[0010]進一步地，所述Si皇層的厚度為5-20納米；和/或所述Si1和2量子阱層的厚度為5-10納米;
[0011]進一步地，所述SVSi1 zGez超晶格阻擋層中的所述超晶格周期數為3-10
[0012]優選地，所述η型Ge摻雜層的厚度為50-200納米；和/或所述Ge本征層的厚度為50-2000納米。
[0013]優選地，所述Si1 xGex緩沖層中的χ = 1，且所述Si i xGejl沖層的厚度為30-200納米。
[0014]作為本實用新型的另一方面，提供了一種半導體器件。所述半導體器件包括本實用新型η型鍺生長結構。
[0015]與現有技術相比，本實用新型η型鍺生長結構通過在Ge本征層和η型Ge摻雜層之間增設Si阻擋層，該Si阻擋層能夠有效阻礙η型雜質向Ge本征層擴散，從而提高η型Ge摻雜層的電子濃度，形成陡峭的摻雜界面。
[0016]本實用新型半導體器件由于包括本實用新型η型鍺生長結構，這樣，本實用新型半導體器件性能優異。
【附圖說明】
[0017]圖1是本實用新型η型鍺生長結構示意圖。
【具體實施方式】
[0018]為了使本實用新型要解決的技術問題、技術方案及有益效果更加清楚明白，以下結合實施例和附圖，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。
[0019]本實用新型實施例提供一種η型摻雜電子濃度高的η型鍺生長結構，其結構如圖1所示，包括Si襯底100和依次生長在所述Si襯底100表面的Si1 xGex緩沖層200、Ge本征層300、Si阻擋層400和η型Ge摻雜層500。
[0020]其中，上述η型鍺生長結構中的Si襯底100可以采用Si晶圓，Si晶圓為標準尺寸的工業化晶片，具體可以選用4英寸、6英寸或8英寸等規格。
[0021]上述Si1 xGex緩沖層200生長在Si襯底100與Ge本征層300之間起到緩沖的過渡作用，在一實施例中，Si1 xGex緩沖層200中的χ為O < χ < I中的任一某個數值，如在具體實施例中，x = 0.1,0.2,0.3,0.4,0.5,0.6,0.7,0.8,0.9、1 等任一數值。
[0022]在另一實施例中，該Si1 xGex緩沖層200的厚度控制在厚度為I微米以下。在具體實施例中，Si1 xGex緩沖層200中的χ = 1，且該Si I xGex緩沖層200的厚度為30_100nmo在Si1 xGex緩沖層200的生長過程中，氣態生長源為鍺烷(GeH4)，生長溫度控制在300_400°C，氣體流量控制在5-10sccm范圍。
[0023]該各實施例中的Si1 xGex緩沖層200能有效釋放Si和Ge之間的晶格失配應變，將位錯限制在Si1 xGex緩沖層200內，以降低Ge本征層300的位錯密度。
[0024]上述Ge本征層300的存在，能進一步降低Ge本征層300的位錯密度，將Ge本征層300作為器件的有源區。在一實施例中，上述Ge本征層300的厚度控制為50-2000nm。在Ge本征層300的生長過程中，其氣態生長源同為GeH4，但是生長溫度比Si1 xGex緩沖層200要高，為500-650°C，氣體流量為5-10sccm。
[0025]上述Si阻擋層400的存在，能有效阻礙η型Ge摻雜層500中的η型雜質向Ge本征層300擴散，從而提高η型Ge摻雜層的電子濃度。為了提高該Si阻擋層400的作用，在一實施例中，所述Si阻擋層可以是Si層、Si1 #\層或交替生長的Si皇層/Si ! zGez量子阱層形成的SVSi1 zGeJ§晶格阻擋層。
[0026]在具體實施例中，所述Si層的厚度為5-20納米。
[0027]在另一具體實施例中，所述Si1 yGey*的y為0<y<0.3中的任一某個數值，如在具體實施例中，y = 0.1,0.2,0.25,0.3等任一數值。在實施例中，控制該Si1 yGey的厚度為5-20納米。