模制電介質納米結構的制作方法
【專利摘要】實施例涉及對結構(例如，鰭狀物)的選擇性蝕刻，以形成具有初始結構的形狀的空位。然后，該空位可以起到模具的作用。可流動的電介質材料填充所述空位，以形成與所述初始結構/模具相同的形狀。然后，發生后處理(例如，氧化積累和退火)，以使空位內的電介質硬化。所得到的產物是模制電介質納米結構，該結構具有與所述初始結構相同的形狀，但是由不同的材料組成(例如，電介質代替硅)。本文中描述了其它實施例。
【專利說明】
模制電介質納米結構
【背景技術】
[0001]淺溝槽隔離(STI)是用于將襯底或者形成于其上的結構的兩個相鄰部分隔離的常見的半導體工藝。例如，可以在形成晶體管或其它部件(例如，在空的襯底上)之前的半導體器件制造的早期執行STI。也可以在制造工藝中的形成半導體結構的至少一些部分時的一些之后的時間上執行STI。
[0002]STI通常包括在襯底(例如，空的襯底或者部分完成的半導體結構(例如，量子阱生長結構))中蝕刻一個或多個溝槽，并且然后沉積電介質材料(例如，二氧化硅)以填充溝槽。然后，可以使用化學機械平面化(CMP)來去除過多的電介質材料。
[0003]STI可以用于將襯底或者形成于其上的結構的兩個相鄰部分隔離。這些相鄰的部分可以包括晶體管或其它電路部件。
[0004]一個這種晶體管包括常規的金屬氧化物半導體場效應晶體管(MOSFET)，其中，源極、溝道、和漏極結構被構造為在同一平面內彼此鄰近。柵極電介質形成在溝道區域上，并且柵極電極沉積在柵極電介質上。通過向柵極電極施加電壓來控制晶體管，從而允許電流流經源極與漏極之間的溝道。支持平面中的這些結構所需的面積約束了半導體芯片的有限面積內的可以被替換的晶體管的數量。半導體制造商通過縮小每一代技術的晶體管尺寸而提高晶體管的組裝密度。
[0005]三柵極晶體管或非平面晶體管允許晶體管的更大的組裝密度。三柵極晶體管包括形成在襯底上的具有頂表面和垂直(或者幾乎垂直)于頂表面的兩個側壁表面的薄的半導體主體(例如，硅鰭狀物)ο柵極結構形成在襯底和硅鰭狀物上，柵極結構垂直于硅鰭狀物。源極區和漏極區形成在鰭狀物中、位于柵極結構的相對兩側上。由于柵極結構包圍三個表面上的硅鰭狀物，所以晶體管實質上具有三個單獨的柵極。這三個單獨的柵極提供了用于電信號傳送的三個單獨的溝道，因此，與常規的平面晶體管相比使電導率有效地增至三倍。
【附圖說明】
[0006]根據所附權利要求、一個或多個示例性實施例的以下【具體實施方式】、以及相對應的附圖，本發明的實施例的特征和優點將變得顯而易見，在附圖中:
[0007]圖la-f描繪了本發明的實施例中的用于全隔離的過程。
[0008]圖2a_b包括本發明的實施例中的全隔離的納米結構的圖像；
[0009]圖3a_c描繪了本發明的實施例中的用于底部隔離的過程;以及
[0010]圖4包括本發明的實施例中的方法。
【具體實施方式】
[0011]現在將參照附圖，在附圖中，相同結構可以被提供有相同的后綴附圖標記。為了更清楚地示出各個實施例的結構，本文中所包括的附圖是半導體/電路結構的圖解表示。因此，所制造的集成電路結構(例如，在顯微照片中)的實際外觀可以在仍并入所示實施例的要求保護的結構的同時看起來不同。此外，附圖可以只示出有助于理解所示實施例的結構。可以不包括本領域中公知的附加結構以保持附圖的清晰。例如，不必示出半導體器件中的每一層。“實施例”、“各個實施例”等指示如此描述的(多個)實施例可以包括特定的特征、結構或特性，但不是每一個實施例都必須包括所述特定的特征、結構或特性。一些實施例可以具有針對其它實施例而描述的特征中的一些、全部特征或不具有這些特征。“第一”、“第二”、“第三”等描述共同的對象并且指示涉及的是相同對象的不同實例。這樣的形容詞并不暗示如此描述的對象必須采用時間上、空間上的給定順序、采用排序、或采用任何其它方式。“連接”可以指示元件彼此直接物理或電接觸;并且“耦合”可以指示元件彼此協作或交互，但是元件可以或可以不直接物理或電接觸。
[0012]如以上所提及的，STI使用電介質來提供諸如晶體管之類的結構之間的隔離。晶體管采用不同的形式出現，例如，非平面晶體管。實施例提供了用于在結構自身內提供隔離的新穎的方式，例如，在用于非平面晶體管的鰭狀物內、在金屬-絕緣體-金屬(ΜΠΟ電容器內、在形成在鰭狀物上的M頂電容器內等。
[0013]圖1a描繪了實施例中的多晶硅和間隔體在鰭狀物上的形成。圖la’示出了形成電路襯底的部分的三柵極結構的截面視圖。結構包括形成在襯底111上和主體或鰭狀物115的部分上的柵極結構。襯底111可以是體硅或絕緣體上硅(SOI)。鰭狀物115相對于襯底111處于不同的平面，并且處于相對于柵極結構垂直的。圖1a包括鰭狀物115的側視圖并且包括兩個柵極結構。圖1a是簡化的，并且實際上可以存在沿鰭狀物115定位的I個這種柵極器件或更多個(例如，3、4、8個)。
[0014]在一個實施例中，襯底111可以由單晶半導體材料構成，所述材料可以是例如硅或鍺。鰭狀物115可以由半導體材料(例如，硅、鍺、SiGe、m-V成分、它們的組合等)構成。在一些實施例中，鰭狀物115包括掩埋部分101，其位于所述結構的平面的表面下方并且被掩埋在氧化物層105和鰭狀物115下。在實施例中，可以通過將襯底111圖案化和蝕刻來形成包括掩埋部分101的鰭狀物115，以將鰭狀物115限定為襯底的部分(非平面部分)，并且將電介質材料(例如，氧化物層105)沉積在襯底111的鄰近于鰭狀物115表面上以限定掩埋部分101。在一些實施例中，部分101和111是互成單片的。在其它實施例中，它們可以不是互成單片的，并且可以包括不同的材料、摻雜劑等。
[0015]以上所提及的柵極結構包括層或部分102、103、104、116。層116可以是電介質材料，例如，二氧化硅(S12)、氮化硅(Si3N4)、氧氮化物(S1yNx)等。在一些實施例中，層116可以是高介電常數(高k)電介質材料，例如氧化鉿(HfO2)。替代地，層116可以是頂表面處具有金屬的電介質膜。層102可以是多晶半導體材料，例如多晶的硅(多晶硅)或者多晶硅鍺(多晶SiGe)或者諸如氮化鈦的金屬材料。層103有時被稱為“硬掩模”，其可以是非導電材料，例如，二氧化硅、氮化硅等。部分104可以包括在形成層102、103、和/或116中所使用的氧化物間隔體。
[0016]圖1的實施例提供了一種形式，根據該形式可以進行選擇性蝕刻以建立嵌入在超縮放器件(例如，CMOS器件)(例如，以45、32、22、14、I Onm級等進行縮放的器件)中的納米級電介質結構。更具體而言，實施例涉及對諸如掩埋結構之類的結構(例如，鰭狀物)的選擇性蝕刻，以利用初始結構的形狀形成空位。然后，該空位可以起模具的作用。可流動的電介質材料填充空位，以形成與初始結構/模具相同的形狀。然后，可以發生后處理(例如，在各種條件下的氧化積累和退火，所述的各種條件包括含有02、N2、H2、He的環境或者各種等離子體處理)，以將空位中的電介質硬化、隱蔽或一般處理。所得到的產物具有與初始結構相同或者幾乎相同的形狀，但是由與初始結構不同的材料組成(例如，電介質而不是硅)。
[0017]對于這種方法和對應的裝置存在很多種應用。所述方法的實施例可以提供在CMOS器件中形成絕緣層的方式(即，所形成的電介質提供隔離)。例如，在一系列三柵極結構(比圖1a中所示的多一個)中，可以將中間的柵極結構轉換為電介質隔離層或在其它兩個柵極器件之間提供一些隔離的器件，這可以變為全功能的三柵極晶體管。在其它實施例中，可以采用模制電介質來制造電介質納米結構，所述電介質納米結構可以用于無源部件，例如，電容器和電感器(在一些實施例中，這兩者都需要電介質隔離)。例如，可以在電容器(例如，M頂電容器)的兩個電容性板之間或者在電感器的線圈互連或線結構內模制出所述模制電介質。在微機電系統(MEMS)部件中可以使用其它實施例，例如，MEMS電容器中的電介質板或者射頻(RF)MEMS開關中的電介質/電極模塊。
[0018]圖1b和Ic開始將圖1a的裝置變換成納米級的電介質結構。圖1b和Ic描繪了對部分完成的(圖1b)和全部完成的(圖1c)的選擇性底切蝕刻。蝕刻對于鰭狀物115的材料可以具有選擇性(即，選擇性蝕刻過程是對一種材料快速蝕刻而對另一種材料非常慢地蝕刻或者根本不蝕刻的過程)，和/或也可以是定時蝕刻。選擇性蝕刻去除鰭狀物115中的一些或全部，從而留下作為結果的空位117。如圖lc’中所示，初始鰭狀物115的部分保留有空位117，空位117是鰭狀物的另一部分曾經所在的位置。
[0019]圖1d示出了已填充有可流動的氧化物125的模具，可流動的氧化物125例如是S1N，盡管在其它實施例中，氧化硅、氮化硅、碳化硅等也是可能的可流動電介質。圖1e示出了在通過拋光(例如，CMP)去除過多的氧化物125之后的裝置。圖1f示出了在使用蝕刻專用化學試劑對層116、102、103進行選擇性蝕刻之后的裝置，所述蝕刻專用化學試劑對應于使用本領域技術人員公知的選擇性蝕刻化學試劑的層116、102、103的材料。
[0020]在這一點上，如圖1f’中可見，電介質125直接位于鰭狀物115的剩余部分(和/或隱藏部分1I)上方。存在對掩埋結構(例如，鰭狀物115)中的一些或全部的選擇性蝕刻以形成了空位117，利用電介質125完全或部分填充空位117以形成嵌入在超縮放器件(例如，CMOS器件)中或者與之鄰近的納米級電介質結構。盡管在圖1f中未示出，但是這些器件可以包括未被蝕刻掉的具有初始鰭狀物結構的形狀的柵極結構。源極和漏極可以位于仍然存在的柵極結構的任一側上，以形成非平面晶體管。利用掩蔽等得到保護而免受上述蝕刻的這些柵極結構可以充當全功能的非平面晶體管。
[0021 ]在實施例中，可以保留例如圖1e的柵極結構中的一個或多個結構。在這種情況下，部分125可以比圖le’中所示的部分更小，并且部分115可以比圖le’中所示的部分更大。換言之，對115的蝕刻可以不那么嚴重。可以存在向上延伸到被柵極結構層116和102包圍的區域中的部分115。在這一部分上方還可以存在電介質125。源極和漏極可以位于柵極的任一側上，以形成非平面晶體管。
[0022]圖2a包括從類似于圖1f’的視角截取的鰭狀物結構的掃描電子顯微鏡(SEM)圖像。結構包括以鰭狀物部分215為基礎或者形成在鰭狀物部分215上的鰭狀物部分225，鰭狀物部分225包括S1N，鰭狀物部分215包括硅，鰭狀物部分225和215全部位于襯底201之上。軸A示出了部分225、215的側壁是如何共線的，從而示出了部分225是如何被模制成先前由初始鰭狀物的上部制成的形式。
[0023]圖2b包括從類似于圖1f的視角截取的鰭狀物結構的SEM圖像。結構包括以鰭狀物部分215為基礎的鰭狀物部分225，鰭狀物部分225包括S1N，鰭狀物部分215包括硅。層202包括柵極結構的多晶硅。
[0024]圖3a描繪了實施例中的多晶硅和間隔體的形成。圖3a’示出了形成電路襯底的部分的三柵極結構的截面視圖。結構包括形成在襯底301上和鰭狀物315的部分上的柵極結構。襯底301可以是體硅或SOI。鰭狀物315相對于襯底301處于不同的平面，并且處于相對于柵極結構垂直的。圖3a包括鰭狀物315的側視圖并且包括兩個柵極結構。圖3a是簡化的，并且實際上可以存在沿鰭狀物315定位的I個這種柵極器件或更多個(例如，3、4、8個)。
[0025]在一個實施例中，襯底301可以由單晶半導體材料構成，例如，所述材料可以是硅或鍺等。鰭狀物315可以由半導體材料構成，例如，SiGe 313上的硅314等。在實施例中，可以通過將襯底301圖案化和蝕刻來形成鰭狀物315，以將鰭狀物315限定為襯底的部分(非平面部分)。在一些實施例中，可以在層313上外延生長層314，或者在其它實施例中，可以經由層轉移等形成層314。
[0026]圖3a的柵極結構可以包括層或部分302、303、304、316。層316可以是電介質材料，例如，Si02、Si3N4、Si0yNx等。在一些實施例中，層316可以是高k電介質材料，例如，Hf02。替代地，層316可以是頂表面處具有金屬的電解質膜。層302可以是多晶半導體材料，例如，多晶硅或者多晶SiGe或者諸如氮化鈦的金屬材料。有時被稱為“硬掩模”的層303可以是非導電材料，例如，二氧化硅、氮化硅等。部分304可以包括形成層302、303和/或316中所使用的氧化物間隔體。
[0027]圖3a的實施例提供了一種形式，根據這種形式可以進行選擇性蝕刻，以建立嵌入在超縮放的CMOS器件中的納米級電介質結構。
[0028]圖3b開始將圖3a的裝置變換成納米級電介質結構。圖3b描繪了對SiGe313的選擇性底切蝕刻，以形成空位317。選擇性蝕刻去除鰭狀物315的SiGe313部分中的一些或全部，從而留下作為結果的空位117。如以下可見，空位317將充當模具。
[0029]圖3c示出了已填充有可流動氧化物325(例如，S1N)的空位/模具317。盡管未示出，但是可以通過拋光(例如，CMP)來去除多余的氧化物325。此處，與圖1f不同，將保留柵極結構，而不存在對層316、302、303的選擇性蝕刻。因而，在這一點上，電介質325直接位于鰭狀物部分114的剩余部分上方。存在對掩埋結構(例如，鰭狀物部分313)的選擇性蝕刻，以形成空位317，利用電介質325填充空位317，以將嵌入在超縮放的CMOS器件中或者與之鄰近的納米級電介質結構形成為具有初始鰭狀物結構的形狀。CMOS晶體管器件305、305’均可以受益于部分303上方的隔離電介質325和鰭狀物部分314下方的隔離電介質325。這可以促進漏電流和/或電阻性-電容性(RC)延遲減少的性能，以及總體上器件運行效率更高。源極和漏極可以形成在柵極結構305、305’的任一側上，以形成能夠完全切換功能的非平面晶體管。
[0030]本文中所描述的實施例提供了用于高度縮放的邏輯器件的納米級電介質結構，該器件利用了諸如鰭狀物的形式，可以對該形式進行蝕刻，以形成能夠利用電介質完全或者部分填充的模具。例如，這為邏輯器件提供了新穎的隔離，這還可以實現以上所述的新穎的無源部件。
[0031]圖4包括實施例中的方法。方框401包括在襯底上形成鰭狀物，鰭狀物包括彼此共線并且均與鰭狀物的縱軸相交的第一部分和第二部分。方框403包括將第一部分和第二部分的至少其中之一蝕刻掉至少一些，以在發生蝕刻的地方形成空位。方框404包括使用空位作為模具，以使用澆鑄技術將液態可流動的電介質沉積在空位內，以使經沉積的電介質的輪廓與空位的輪廓相符(contour)。在一些實施例中，這一操作得到了已被模制為包括與被蝕刻掉的初始鰭狀物部分相同的輪廓和尺寸的電介質。在實施例中，電介質的側壁與剩余的鰭狀物是共線的。方框402可以任選包括在鰭狀物上形成柵極。
[0032]以下示例屬于其它實施例。
[0033]例I包括一種裝置，該裝置包括:包括第一部分和第二部分的鰭狀物，第一部分和第二部分彼此共線并且均與鰭狀物的縱軸相交；其中(a)第一部分包括可流動的電介質；(b)第二部分包括半導體材料而不包括電介質。例如，在圖1f’中，軸A與部分125和115相交。
[0034]在示例2中，示例I的主題可以任選地包括，其中，可流動電介質是從包括氧化硅、二氧化硅、氮化硅、氧氮化物(S1yNx)、以及碳化硅的組中選擇的。
[0035]在示例3中，示例1-2的主題可以任選地包括，第一部分包括與第二部分的第二側壁共線的第一側壁。例如，在圖2a中，軸A是沿部分225和215的側壁布置的。
[0036]在示例4中，示例1-3的主題可以任選地包括，其中，半導體材料是從包括娃、鍺、S iGe、ΙΠ族元素、和V族元素的組中選擇的。
[0037]在示例5中，示例1-4的主題可以任選地包括，其中，第一部分包括緊鄰可流動的電介質的空位。可流動的氧化物可以完全或部分填充空位。部分填充可以創建空位。同樣，在例如使用化學氣相沉積(CVD)、原子層沉積(ALD)等沉積電介質的情況下，空位可以存在。
[0038]在示例6中，示例1-5的主題可以任選地包括，其中，第一部分直接位于第二部分上方并且與第二部分直接接觸。
[0039]在示例7中，示例1-6的主題可以任選地包括，直接位于第一部分之上并且與縱軸相交的柵極。例如，圖le’中的軸A與鰭狀物部分125和115以及柵極部分102相交。例如，圖3c中的軸A與鰭狀物部分325以及柵極部分302相交。軸A還與鰭狀物部分325下方的301的部分相交，并且301的部分可以是鰭狀物的部分。
[0040]在示例8中，示例1-7的主題可以任選地包括，其中，鰭狀物包括第三部分，第三部分(a)不與第一部分和第二部分共線，(b)不與鰭狀物的縱軸相交，(C)包括可流動的電介質；(d)與鰭狀物的不與柵極相交的附加縱軸相交。例如，在圖1e中，軸A與部分125和115相交，而軸B仍然與鰭狀物和電介質相交，但并不處于與軸A剛好相同的位置上。
[0041 ]在示例9中，示例1-8的主題可以任選地包括，其中，鰭狀物包括第三部分，第三部分(a)與第一部分和第二部分共線，(b)與鰭狀物的縱軸相交，(C)包括所述半導體材料和另一種半導體材料的至少其中之一;并且(d)直接位于第一部分之上。例如，在圖3c’中，軸A在部分325下方和上方與部分301、314相交。部分301的部分可以包括在鰭狀物中。
[0042]在示例10中，示例1-9的主題可以任選地包括，其中，第一部分直接位于第二部分下方并且與第二部分直接接觸。
[0043]在示例11中，示例1-10的主題可以任選地包括，其中，第二部分被可流動的電介質包圍。例如，在圖3c’中，軸B與硅部分以及位于所述硅部分上方和下方并且總體上包圍所述硅部分的電介質部分相交。
[0044]在示例12中，示例1-1 I的主題可以任選地包括，包括在鰭狀物中的第三部分；以及直接位于第三部分之上并且與附加縱軸相交的柵極;其中，第三部分(a)不與第一部分和第二部分共線，(b)不與鰭狀物的縱軸相交，(C)包括所述半導體材料和另一種材料的至少其中之一；⑷與附加縱軸相交;并且(e)不被可流動的電介質包圍。例如，在圖3c中，軸A與柵極部分相交。所述另一種材料可以包括多晶硅、金屬等。
[0045]在示例13中，示例1-12的主題可以任選地包括，其中，可流動的電介質包括在電容器中。例如，在圖3c中，隔離325可以在金屬-絕緣體-金屬(MIM)電容器中形成絕緣體，而部分301和/或314可以充當(多個)電容性板或者耦合到MM電容器的電容性板。在實施例中，可以選擇性地蝕刻并且用金屬填充部分314和/或301或其部分(采用類似于本文中所描述的電介質填充方法的方式)，以形成具有絕緣體325的M頂電容器。
[0046]在示例14中，示例1-13的主題可以任選地包括，其中，可流動的電介質鄰近至少一個電容性板。
[0047]示例15包括一種方法，該方法包括:在襯底上形成鰭狀物，鰭狀物包括第一部分和第二部分的鰭狀物，第一部分和第二部分彼此共線并且均與鰭狀物的縱軸相交;蝕刻第一部分和第二部分的至少其中之一中的至少一些，以在發生蝕刻的地方形成空位;使用空位作為模具，以將可流動的電介質沉積在空位內，以使經沉積的電介質的輪廓與空位的輪廓相符;其中，第一部分包括與第二部分的第二側壁共線的第一側壁。
[0048]在示例16中，示例15的主題可以任選地包括，在鰭狀物上形成柵極;蝕刻第一部分和第二部分的至少其中之一中的至少一些以形成空位包括:在第一部分直接位于柵極下方的同時對第一部分進行底切蝕刻。
[0049]在示例17中，示例15-16的主題可以任選地包括，其中，可流動的電介質是從包括氧化硅、二氧化硅、氮化硅、氧氮化物(S1yNx)、以及碳化硅的組中選擇的，并且所述方法還包括使用澆鑄工藝來沉積液態形式的可流動的電介質。
[0050]在澆鑄工藝中，將所要沉積的材料以液態的形式溶解到溶劑中。通過噴涂或旋涂將所述材料施加到襯底上。一旦溶劑蒸發，所述材料的薄膜就會保留在襯底上。能夠澆鑄在襯底上的厚度范圍為從單個單層分子(粘合促進劑)一直到數十微米。
[0051]在示例18中，示例15-17的主題可以任選地包括，其中，蝕刻第一部分和第二部分的至少其中之一中的至少一些以形成空位包括:利用被配置為選擇性地蝕刻硅、鍺、m族元素、以及V族元素的至少其中之一的蝕刻化學試劑來選擇性地蝕刻第一部分。
[°°52]例19包括一種裝置，該裝置包括:包括第一部分、第二部分、和第三部分的鰭狀物，第一部分、第二部分、和第三部分彼此共線并且均與鰭狀物的縱軸相交;其中，(a)第一部分包括可流動的電介質并且位于第二部分與第三部分之間；(b)第二部分和第三部分均包括半導體材料但不包括電介質；(c)第二部分和第三部分均耦合到互連;并且(d)第一部分、第二部分、和第三部分包括在金屬-絕緣體-金屬(MM)電容器中。第二部分和第三部分可以或可以不包括相同的半導體材料。
[0053]在示例20中，示例19的主題可以任選地包括，其中，可流動的電介質是從包括氧化硅、二氧化硅、氮化硅、氧氮化物(SlOyNx )、以及碳化硅的組中選擇的。
[0054]關于附圖，請注意附圖并非按比例繪制，并且只是試圖說明實施例的各個方面。例如，元件102在圖1c與Id之間看起來被縮短了，但這只是在在這兩個附圖中，并且在實際的實施例中未必如此。此外，兩個部分具有相同的散列(hashing)未必意味著這兩個部分共享相同的材料。兩個部分具有不等的散列也未必意味著這兩個部分不共享相同的材料。
[0055]已經出于說明和描述的目的介紹了本發明的實施例的前述描述。其并不旨在窮舉或將本發明限制到所公開的精確形式。本說明書和所附權利要求包括諸如左、右、頂、底、在……之上、在……之下、上、下、第一、第二等術語，它們僅用于描述性目的而不被認為是限制性的。例如，標示相對垂直位置的術語指代襯底或集成電路的器件側(或有源表面)是該襯底的“頂”表面的情形;襯底實際上可以處于任何取向，以使得在標準的地面參考系中，襯底的“頂”側可以低于“底”側并且仍然落在術語“頂”的意義內。如本文中(包括權利要求書中)所使用的術語“在……上”并不指示在第二層“上”的第一層直接在第二層上并且與第二層直接接觸，除非對此進行明確陳述;在第一層與位于第一層上的第二層之間可以存在第三層或其它結構。可以在若干位置和取向上制造、使用或裝運本文中所描述的器件或制品的實施例。相關領域技術人員可以意識到，鑒于以上教導，可以做出許多修改和變化。本領域技術人員將認識到針對圖中所示的各個部件的各種等價組合和替換。因此，本發明的范圍旨在不受該【具體實施方式】的限制，而是受所附權利要求的限制。
【主權項】
1.一種裝置，包括: 包括第一部分和第二部分的鰭狀物，所述第一部分和所述第二部分彼此共線并且均與所述鰭狀物的縱軸相交； 其中，(a)所述第一部分包括可流動的電介質；(b)所述第二部分包括半導體材料而不包括電介質。2.根據權利要求1所述的裝置，其中，所述可流動的電介質是從包括氧化硅、二氧化硅、氮化硅、氧氮化物(S1yNx)、以及碳化硅的組中選擇的。3.根據權利要求2所述的裝置，其中，所述第一部分包括與所述第二部分的第二側壁共線的第一側壁。4.根據權利要求2所述的裝置，其中，所述半導體材料是從包括硅、鍺、SiGe、m族元素、以及V族元素的組中選擇的。5.根據權利要求2所述的裝置，其中，所述第一部分包括緊鄰所述可流動的電介質的空位。6.根據權利要求2所述的裝置，其中，所述第一部分直接位于所述第二部分上方并且與所述第二部分直接接觸。7.根據權利要求6所述的裝置，包括直接位于所述第一部分之上并且與所述縱軸相交的柵極。8.根據權利要求7所述的裝置，其中，所述鰭狀物包括第三部分，所述第三部分(a)不與所述第一部分和所述第二部分共線，(b)不與所述鰭狀物的所述縱軸相交，(c)包括可流動的電介質；(d)與所述鰭狀物的不與所述柵極相交的附加縱軸相交。9.根據權利要求6所述的裝置，其中，所述鰭狀物包括第三部分，所述第三部分(a)與所述第一部分和所述第二部分共線，(b)與所述鰭狀物的所述縱軸相交，(C)包括所述半導體材料和另一種材料的至少其中之一;并且(d)直接位于所述第一部分之上。10.根據權利要求2所述的裝置，其中，所述第一部分直接位于所述第二部分下方并且與所述第二部分直接接觸。11.根據權利要求10所述的裝置，其中，所述第二部分被所述可流動的電介質包圍。12.根據權利要求11所述的裝置，包括: 包括在所述鰭狀物中的第三部分；以及 直接位于所述第三部分之上并且與附加縱軸相交的柵極； 其中，所述第三部分(a)不與所述第一部分和所述第二部分共線，(b)不與所述鰭狀物的所述縱軸相交，(c)包括所述半導體材料和另一種材料的至少其中之一；(d)與所述附加縱軸相交;并且(e)不被所述可流動的電介質包圍。13.根據權利要求1所述的裝置，其中，所述可流動的電介質包括在電容器中。14.根據權利要求13所述的裝置，其中，所述可流動的電介質鄰近至少一個電容性板。15.一種方法，包括: 在襯底上形成鰭狀物，所述鰭狀物包括第一部分和第二部分，所述第一部分和所述第二部分彼此共線并且均與所述鰭狀物的縱軸相交； 蝕刻所述第一部分和所述第二部分的至少其中之一中的至少一些，以在已經發生了蝕刻的地方形成空位； 使用所述空位作為模具，以將可流動的電介質沉積在所述空位內，以使所沉積的電介質的輪廓與所述空位的輪廓相符； 其中，所述第一部分包括與所述第二部分的第二側壁共線的第一側壁。16.根據權利要求15所述的方法，包括在所述鰭狀物上形成柵極;其中，蝕刻所述第一部分和所述第二部分的至少其中之一中的至少一些以形成空位包括:在所述第一部分直接位于所述柵極下方時對所述第一部分進行底切蝕刻。17.根據權利要求16所述的方法，其中，所述可流動的電介質是從包括氧化硅、二氧化硅、氮化硅、氧氮化物(S1yNx)、以及碳化硅的組中選擇的，并且所述方法還包括使用澆鑄工藝來沉積液態形式的所述可流動的電介質。18.根據權利要求15所述的方法，其中，蝕刻所述第一部分和所述第二部分的至少其中之一中的至少一些以形成空位包括:利用被配置為選擇性地蝕刻硅、鍺、m族元素、以及V族元素的至少其中之一的蝕刻化學試劑來選擇性地蝕刻所述第一部分。19.一種裝置，包括: 包括第一部分、第二部分、和第三部分的鰭狀物，所述第一部分、所述第二部分、和所述第三部分彼此共線并且均與所述鰭狀物的縱軸相交； 其中，(a)所述第一部分包括可流動的電介質并且位于所述第二部分與所述第三部分之間；(b)所述第二部分和所述第三部分均包括半導體材料但不包括電介質；(c)所述第二部分和所述第三部分均耦合到互連;并且(d)所述第一部分、所述第二部分、和所述第三部分包括在金屬-絕緣體-金屬(ΜΠ0電容器中。20.根據權利要求19所述的裝置，其中，所述可流動的電介質是從包括氧化硅、二氧化硅、氮化硅、氧氮化物(S1yNx)、以及碳化硅的組中選擇的。
【文檔編號】H01L21/336GK106068556SQ201580002713
【公開日】2016年11月2日
【申請日】2015年2月23日 公開號201580002713.4, CN 106068556 A, CN 106068556A, CN 201580002713, CN-A-106068556, CN106068556 A, CN106068556A, CN201580002713, CN201580002713.4, PCT/2015/218, PCT/IB/15/000218, PCT/IB/15/00218, PCT/IB/2015/000218, PCT/IB/2015/00218, PCT/IB15/000218, PCT/IB15/00218, PCT/IB15000218, PCT/IB1500218, PCT/IB2015/000218, PCT/IB2015/00218, PCT/IB2015000218, PCT/IB201500218
【發明人】S·金, K·J·庫恩
【申請人】英特爾公司