一種晶片測試系統及測試方法
【專利摘要】本發明公開了一種晶片測試系統，包括產生測試激勵文件裝置、測試機臺、芯片,晶片測試時，產生測試激勵文件裝置產生測試激勵文件傳輸給測試機臺，測試機臺與芯片相連接。具有如下有益效果:(1)通過在晶片中測階段加入晶片測試系統，省去了成測階段的功能與性能測試，能有效的縮短測試周期，降低封裝成本；(2)省去了芯片成測為了進行芯片的功能和性能測試而在芯片成測階段給測試機臺設計復雜的測試接口板。本發明還公開了一種晶片測試方法。
【專利說明】
一種晶片測試系統及測試方法
技術領域
[0001]本發明涉及半導體集成電路技術領域，特別涉及一種晶片測試系統及測試方法。
【背景技術】
[0002]在高度情報化社會的今日，多媒體應用的市場不斷地急速擴張，時帶動電子裝置朝向數字化、網絡化、區域連接化及使用人性化的趨勢發展，為達成上述的要求，必須強化集成電路元件的高速處理化、多功能化、積集化、小型輕量化及低價化等各方面的要求，于是半導體工藝也跟著朝向微型化、高密度化發展。
[0003]—般地，半導體集成電路(以下簡稱為芯片)在半導體晶片上以規定節距縱橫地整列排列而形成，在晶片測試后，被切割并制造為各個芯片。芯片的生產，主要為以下階段:晶片的制造，芯片的制造以及芯片的封裝等，而進行上述的生產步驟時，更包括對晶片進行測試，以挑選出晶片上不良的芯片，進而確保后續的芯片封裝工藝品質與生產良率。
[0004]由于集成電路的集成度越來越高，測試越來越復雜，而且對成本要求也越來越苛亥IJ。在目前的情況下，對芯片測試一般需要經過晶片中測和芯片封裝后成測兩個階段。
[0005]晶片中測的目的是對晶片中單個芯片進行電路缺陷檢查，排除一些電路制造時產生的缺陷;芯片中測后，有電路缺陷的芯片被稱為廢品，不進入后續的工藝流程。
[0006]芯片封裝后成測的目的是進行芯片的功能、性能測試和排除一些封裝缺陷，芯片若功能測試不合格被稱為廢品不進入銷售市場，性能測試結果分為高頻、中頻、低頻三種級別并予以標記后進入銷售市場。
[0007]成測一般分為人工測試和機臺測試兩種;人工測試效率比較低，成本增加明顯，機臺測試雖然能解決一些效率問題，但測試接口板設計復雜。
[0008]晶片的中測和芯片的封裝測試兩個測試階段會導致:
[0009](I)測試周期比較長；
[0010](2)芯片的功能、性能是否有缺陷在中測階段前就已經形成了，放在成測階段進行測試，會增加通過中測但有功能缺陷的芯片的后續封裝成本。
[0011]現有工藝的晶片中測階段，是將中測程序(測試電路缺陷的程序)存儲在測試機臺上，然后測試機臺調用中測程序對晶片的芯片進行電路缺陷測試，經常發生中測程序無法調通;電路中大量的制造缺陷在中測階段無法測出，這又增加了封裝成本。
【發明內容】
[0012]為解決上述現有技術存在的問題，本發明提供一種晶片測試系統及測試方法，實現了將芯片的功能和性能測試放在中測階段進行，縮短測試周期，降低封裝成本，也取消了芯片成測為了進行芯片的功能和性能測試而給測試機臺設計復雜的測試接口板，并且在原來的中測程序無法調通時，通過晶片測試系統，晶片也能獲得較高的故障覆蓋率，降低了芯片的封裝成本。
[0013]本發明尤其適用于如音視頻的處理芯片等消費類的主控芯片，這種芯片規模比較大，晶片良率要求不高，芯片封裝良率比較高，對于這類芯片，可以直接取消成測階段。
[0014]為達到上述目的，本發明提供的技術方案如下:一種晶片測試系統，包括產生測試激勵文件裝置、測試機臺、芯片，晶片測試時，產生測試激勵文件裝置產生測試激勵文件傳輸給測試機臺，測試機臺與芯片相連接。
[0015]本發明的技術方案具有如下技術效果:
[0016](I)將芯片的功能和性能測試放在中測階段進行，減少了功能缺陷的芯片進入后續的工藝流程所形成的制造成本。
[0017](2)取消了芯片成測階段為了進行芯片的功能和性能測試而給測試機臺設計的復雜的測試接口板。
[0018](3)原來的中測程序無法調通時，大量的芯片制造缺陷無法在中測階段測出，通過晶片測試系統能獲得較高的故障覆蓋率，降低了芯片的封裝成本。
[0019]其進一步的技術方案為:
[0020]產生測試激勵文件裝置包括PC機、J-LINK調試器和芯片FPGA原型，PC機將測試項目通過J-LINK調試器寫入到芯片FPGA原型中，芯片FPGA原型根據測試項目產生測試機臺能夠識別的格式，測試項目為芯片的電路、功能及性能測試的測試內容，測試激勵文件是O和I的波形文件和時間參數文件。
[0021]其進一步的技術方案為:
[0022]產生測試激勵文件裝置通過USB或者數據線或者無線網絡將測試激勵文件傳輸到測試機臺。
[0023]其進一步的技術方案為:
[0024]測試機臺能夠對晶片進行測試，讀入測試激勵文件，產生測試信號，芯片在執行功能測試時或者執行完功能測試后，測試機臺通過提供高頻時鐘，測出芯片的頻率性能。
[0025]其進一步的技術方案為:
[0026]芯片FPGA原型將芯片的硬件主體代碼下載到芯片FPGA原型中，根據硬件主體代碼模擬芯片和PC機用J-LINK調試器通信，將編碼的測試項目截取下來產生測試激勵文件，硬件主體代碼為實現芯片功能的硬件描述語言代碼。
[0027]其進一步的技術方案為:
[0028]芯片包括串行接口、內部存儲器、內核、時鐘切換電路、功能模塊、狀態標志模塊。
[0029]其進一步的技術方案為:
[0030]內核分別和串行接口、內部存儲器、時鐘切換電路、功能模塊、狀態標志模塊連接，晶片測試時，芯片的串行接口、狀態標志模塊與測試機臺相連接。
[0031]其進一步的技術方案為:
[0032]狀態標志模塊為狀態寄存器，接收內核傳輸的狀態信息，然后向測試機臺傳輸狀態?目息O
[0033]其進一步的技術方案為:
[0034]串行接口用于訪問內核，為JTAG/SW接口；內部存儲器用于存儲測試數據，測試數據為串行接口根據接收的測試機臺的測試信號解碼而成，并通過內核被寫入到該內部存儲器中；時鐘切換電路，用于在芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送精準的時鐘；內核為核心處理部件，根據測試數據對功能模塊進行功能測試操作，功能測試的時或者之后，測試機臺提供高頻時鐘，測試芯片的頻率性能，芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相關的狀態信息傳遞給狀態標志模塊;功能模塊是實現芯片功能的電路，和內核通過內部總線進行通信。
[0035]本發明還公開了一種晶片測試方法，應用于如上所述的任意一種晶片測試系統，包括以下步驟:
[0036](I)產生測試激勵文件裝置產生測試激勵文件并傳輸給測試機臺；
[0037](2)測試機臺根據測試激勵文件產生測試信號并傳輸給芯片；
[0038](3)芯片通過串行接口將測試信號解碼成測試數據寫入到芯片內部的存儲器中；
[0039](4)測試數據寫入后，芯片被恢復到初始狀態，內核從內部存儲器中取出測試數據，對功能模塊進行功能測試，功能測試的時或者之后，測試機臺提供高頻時鐘，測試芯片的頻率性能，芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘；
[0040](5)芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相應的狀態信息傳遞給狀態標志模塊，狀態標志模塊將狀態信息傳輸給測試機臺，測試機臺根據狀態信息輸出其功能測試和性能測試結果。
[0041]本發明的有益效果是:
[0042](I)通過在晶片中測階段加入產生測試激勵文件裝置的晶片測試系統，省去了成測階段的功能與性能測試，能有效的縮短測試周期，降低封裝成本。
[0043](2)對于音視頻的處理芯片等消費類的主控芯片，這種芯片規模比較大，晶片良率要求不高，芯片封裝良率比較高，可以省去成測步驟。
[0044](3)省去了芯片成測為了進行芯片的功能和性能測試而在芯片成測階段給測試機臺設計復雜的測試接口板。
[0045](4)在原來的中測程序無法調通時，通過晶片測試系統能獲得較高的故障覆蓋率，降低了芯片的封裝成本。
【附圖說明】
[0046]圖1為一種晶片測試系統結構框圖；
[0047]圖2為產生測試激勵文件裝置結構框圖；
[0048]圖3為芯片內部結構示意圖。
【具體實施方式】
[0049]下面結合附圖對本發明作進一步描述。以下實施例僅用于更加清楚地說明本發明的技術方案，而不能以此來限制本發明的保護范圍。
[0050]實施例一
[0051]如圖1所示，一種晶片測試系統，包括產生測試激勵文件裝置、測試機臺、芯片，晶片測試時，產生測試激勵文件裝置產生測試激勵文件傳輸給測試機臺，測試機臺與芯片相連接。
[0052]如圖2所示，產生測試激勵文件裝置包括PC機、J-LINK調試器和芯片FPGA原型，PC機將測試項目通過J-LINK調試器寫入到芯片FPGA原型中，芯片FPGA原型根據測試項目產生測試激勵文件，測試項目為芯片功能及性能測試內容，測試激勵文件是O和I的波形文件和時間參數文件。
[0053]芯片FPGA原型將芯片的硬件主體代碼下載，根據硬件主體代碼模擬芯片和PC機用J-LINK調試器通信，將編碼的測試項目截取下來產生測試激勵文件，硬件主體代碼為實現芯片功能的硬件描述語言代碼。
[0054]測試機臺能夠對晶片進行測試，通過USB，將測試激勵文件由芯片FPGA原型拷貝到測試機臺，測試機臺讀入測試激勵文件，并根據一定的規則產生測試信號，芯片在執行功能測試時，測試機臺通過提供高頻時鐘，測出芯片的頻率性能。
[0055]如圖3所示，芯片包括串行接口、內部存儲器、內核、時鐘切換電路、功能模塊、狀態標志模塊。
[0056]內核分別和串行接口、內部存儲器、時鐘切換電路、功能模塊、狀態標志模塊連接，晶片測試時，芯片的串行接口、狀態標志模塊與測試機臺相連接。
[0057]狀態標志模塊為狀態寄存器，接收內核傳輸的狀態信息，然后向測試機臺傳輸狀態?目息O
[0058]串行接口用于訪問內核，可以為JTAG/SW接口。
[0059]內部存儲器用于存儲測試數據，測試數據為串行接口根據接收的測試機臺的測試信號解碼而成，并通過內核被寫入到該內部存儲器中。
[0060]內核是芯片內部的核心處理部件，可以稱作為CPU，根據測試數據對功能模塊進行功能測試操作，測試操作完成后，內核產生相應的狀態信息傳輸給狀態標志模塊。
[0061]時鐘切換電路，用于選擇是否用測試機臺輸入的時鐘，在芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘。
[0062]功能模塊是實現芯片功能的電路，功能模塊和內核通過內部總線進行通信。
[0063]采用此晶片測試系統后，其測試方法如下:
[0064](I)產生測試激勵文件裝置產生測試激勵文件并傳輸給測試機臺；
[0065]產生測試激勵文件裝置產生測試測試激勵文件并傳輸到測試機臺的流程如下:
[0066](a)在PC機寫入包括芯片功能及性能測試內容的測試項目；
[0067](b)寫入PC機中的測試項目通過J-LINK調試器傳輸到芯片FPGA原型中；
[0068](c)芯片FPGA原型根據測試項目產生O和I的波形文件和時間參數文件，即測試激勵文件；
[0069](d)在芯片FPGA原型里將測試激勵文件拷貝到USB;
[0070](e)然后用USB將測試激勵文件拷貝到測試機臺。
[0071](2)測試機臺根據測試激勵文件產生測試信號并傳輸給芯片；
[0072](3)芯片通過串行接口將測試信號解碼成測試數據寫入到芯片內部的存儲器中；
[0073](4)測試數據寫入后，芯片被恢復到初始狀態，內核從內部存儲器中取出測試數據，對功能模塊進行功能測試，功能測試之后，測試機臺提供高頻時鐘，測試芯片的頻率性能，當芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘；
[0074](5)芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相應的狀態信息傳遞給狀態標志模塊，狀態標志模塊將狀態信息傳輸給測試機臺，測試機臺根據狀態信息輸出其功能測試和性能測試結果。
[0075]實施例二
[0076]如圖1所示，一種晶片測試系統，包括產生測試激勵文件裝置、測試機臺、芯片，晶片測試時，產生測試激勵文件裝置產生測試激勵文件傳輸給測試機臺，測試機臺與芯片相連接。
[0077]如圖2所示，產生測試激勵文件裝置包括PC機、J-LINK調試器和芯片FPGA原型，PC機將測試項目通過J-LINK調試器寫入到芯片FPGA原型中，芯片FPGA原型根據測試項目產生測試激勵文件，測試項目為芯片功能及性能測試內容，測試激勵文件是O和I的波形文件和時間參數文件。
[0078]芯片FPGA原型將芯片的硬件主體代碼下載，根據硬件主體代碼模擬芯片和PC機用J-LINK調試器通信，將編碼的測試項目截取下來產生測試激勵文件，硬件主體代碼為實現芯片功能的硬件描述語言代碼。
[0079]測試機臺能夠對晶片進行測試，通過數據線，將測試激勵文件由芯片FPGA原型傳輸到測試機臺，測試機臺讀入測試激勵文件，并根據一定的規則產生測試信號，芯片在執行功能測試之后，測試機臺通過提供高頻時鐘，測出芯片的頻率性能。
[0080]如圖3所示，芯片包括串行接口、內部存儲器、內核、時鐘切換電路、功能模塊、狀態標志模塊。
[0081 ]內核分別和串行接口、內部存儲器、時鐘切換電路、功能模塊、狀態標志模塊連接，晶片測試時，芯片的串行接口、狀態標志模塊與測試機臺相連接。
[0082]狀態標志模塊為狀態寄存器，接收內核傳輸的狀態信息，然后向測試機臺傳輸狀態?目息O
[0083]串行接口用于訪問內核，可以為JTAG/SW接口。
[0084]內部存儲器用于存儲測試數據，所述的測試數據為串行接口根據接收的測試機臺的測試信號解碼而成，并通過內核被寫入到該內部存儲器中。
[0085]內核是芯片內部的核心處理部件，可以稱作為CPU，根據測試數據對功能模塊進行功能測試操作，測試操作完成后，內核產生相應的狀態信息傳輸給狀態標志模塊。
[0086]時鐘切換電路，選擇是否用測試機臺輸入的時鐘，在芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘。
[0087]功能模塊是實現芯片功能的電路，功能模塊和內核通過內部總線進行通信。
[0088]采用此晶片測試系統后，其測試方法如下:
[0089](I)產生測試激勵文件裝置產生測試激勵文件并傳輸給測試機臺；
[0090]產生測試激勵文件裝置產生測試測試激勵文件并傳輸到測試機臺的流程如下:
[0091](a)在PC機寫入包括芯片功能及性能測試內容的測試項目；
[0092](b)寫入PC機中的測試項目通過J-LINK調試器傳輸到芯片FPGA原型中；
[0093](c)芯片FPGA原型根據測試項目產生O和I的波形文件和時間參數文件，即測試激勵文件；
[0094](d)芯片FPGA原型將測試激勵文件用數據線傳輸給測試機臺；
[0095](e)測試機臺接收芯片FPGA原型傳輸的測試激勵文件。
[0096](2)測試機臺根據測試激勵文件產生測試信號并傳輸給芯片；
[0097](3)芯片通過串行接口將測試信號解碼成測試數據寫入到芯片內部的存儲器中；
[0098](4)測試數據寫入后，芯片被恢復到初始狀態，內核從內部存儲器中取出測試數據，對功能模塊進行功能測試，功能測試之后，測試機臺提供高頻時鐘，測試芯片的頻率性能，芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘；
[0099](5)芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相應的狀態信息傳遞給狀態標志模塊，狀態標志模塊將狀態信息傳輸給測試機臺，測試機臺根據狀態信息輸出其功能測試和性能測試結果。
[0100]實施例三
[0101]如圖1所示，一種晶片測試系統，包括產生測試激勵文件裝置、測試機臺、芯片，晶片測試時，產生測試激勵文件裝置產生測試激勵文件傳輸給測試機臺，測試機臺與芯片相連接。
[0102]如圖2所示，產生測試激勵文件裝置包括PC機、J-LINK調試器和芯片FPGA原型，PC機將測試項目通過J-LINK調試器寫入到芯片FPGA原型中，芯片FPGA原型根據測試項目產生測試激勵文件，測試項目為芯片功能及性能測試內容，測試激勵文件是O和I的波形文件和時間參數文件。
[0103]芯片FPGA原型將芯片的硬件主體代碼下載，根據硬件主體代碼模擬芯片和PC機用J-LINK調試器通信，將編碼的測試項目截取下來產生測試激勵文件，硬件主體代碼為實現芯片功能的硬件描述語言代碼。
[0104]芯片FPGA原型內設有通信模塊，可將測試激勵文件通過無線網絡傳輸給測試機臺。
[0105]測試機臺能夠對晶片進行測試，通過無線網絡，接收芯片FPGA原型傳輸過來的測試激勵文件，測試機臺讀入該測試激勵文件，并根據一定的規則產生測試信號，芯片在執行功能測試時，測試機臺通過提供高頻時鐘，測出芯片的頻率性能。
[0106]如圖3所示，芯片包括串行接口、內部存儲器、內核、時鐘切換電路、功能模塊、狀態標志模塊。
[0107]內核分別和串行接口、內部存儲器、時鐘切換電路、功能模塊、狀態標志模塊連接，晶片測試時，芯片的串行接口、狀態標志模塊與測試機臺相連接。
[0108]狀態標志模塊為狀態寄存器，接收內核傳輸的狀態信息，然后向測試機臺傳輸狀態?目息O
[0109]串行接口用于訪問內核，可以為JTAG/SW接口。
[0110]內部存儲器用于存儲測試數據，串行接口接收測試機臺的測試信號編碼成測試數據通過內核寫入到該內部存儲器中。
[0111]內核是芯片內部的核心處理部件，可以稱作為CPU，根據測試數據對功能模塊進行功能測試操作，測試操作完成后，內核產生相應的狀態信息傳輸給狀態標志模塊。
[0112]時鐘切換電路，選擇是否用測試機臺輸入的時鐘，在芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘。
[0113]功能模塊是實現芯片功能的電路，功能模塊和內核通過內部總線進行通信。
[0114]采用此晶片測試系統后，其測試方法如下:
[0115](I)產生測試激勵文件裝置產生測試激勵文件并傳輸給測試機臺；
[0116]產生測試激勵文件裝置產生測試測試激勵文件并傳輸到測試機臺的流程如下:
[0117](a)在PC機寫入包括芯片功能及性能測試內容的測試項目；
[0118](b)寫入PC機中的測試項目通過J-LINK調試器傳輸到芯片FPGA原型中；
[0119](C)芯片FPGA原型根據測試項目產生O和I的波形文件和時間參數文件，即測試激勵文件；
[0120](d)芯片FPGA原型將測試激勵文件通過無線網絡傳輸給測試機臺；
[0121](e)測試機臺接收芯片FPGA原型傳輸的測試激勵文件。
[0122](2)測試機臺根據測試激勵文件產生測試信號并傳輸給芯片；
[0123](3)芯片通過串行接口將測試信號解碼成測試數據寫入到芯片內部的存儲器中；
[0124](4)測試數據寫入后，芯片被恢復到初始狀態，內核從內部存儲器中取出測試數據，對功能模塊進行功能測試，功能測試的時，測試機臺提供高頻時鐘，測試芯片的頻率性能，當芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘；
[0125](5)芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相應的狀態信息傳遞給狀態標志模塊，狀態標志模塊將狀態信息傳輸給測試機臺，測試機臺根據狀態信息輸出其功能測試和性能測試結果。
[0126]上所述僅是本發明的優選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護范圍。
【主權項】
1.一種晶片測試系統，其特征在于:包括產生測試激勵文件裝置、測試機臺、芯片，晶片測試時，產生測試激勵文件裝置產生測試激勵文件傳輸給測試機臺，測試機臺與芯片相連接。2.如權利要求1所述的一種晶片測試系統，其特征在于:所述的產生測試激勵文件裝置包括PC機、J-LINK調試器和芯片FPGA原型，所述的PC機將測試項目通過J-LINK調試器寫入到芯片FPGA原型中，芯片FPGA原型根據測試項目產生測試激勵文件，所述的測試項目包括芯片功能及性能測試內容，所述的測試激勵文件是O和I的波形文件和時間參數文件。3.根據權利要求1所述的一種晶片測試系統，其特征在于:所述的產生測試激勵文件裝置通過USB或者數據線或者無線網絡將測試激勵文件傳輸到測試機臺。4.根據權利要求1所述的一種晶片測試系統，其特征在于:所述的測試機臺能夠對晶片進行測試，讀入測試激勵文件，產生測試信號，芯片在執行功能測試時或者執行完功能測試后，測試機臺通過提供高頻時鐘，測出芯片的頻率性能。5.根據權利要求2所述的一種晶片測試系統，其特征在于:所述的芯片FPGA原型將芯片的硬件主體代碼下載，根據硬件主體代碼模擬芯片和PC機用J-LINK調試器通信，將編碼的測試項目截取下來產生測試激勵文件，所述的硬件主體代碼為實現芯片功能的硬件描述語目代碼。6.根據權利要求1至5所述的任意一種晶片測試系統，其特征是:所述的芯片包括串行接口、內部存儲器、內核、時鐘切換電路、功能模塊、狀態標志模塊。7.根據權利要求6所述的一種晶片測試系統，其特征在于:所述的內核分別和所述的串行接口、所述的內部存儲器、所述的時鐘切換電路、所述的功能模塊、所述的狀態標志模塊連接，晶片測試時，芯片的串行接口、狀態標志模塊與測試機臺相連接。8.根據權利要求7所述的一種晶片測試系統，其特征在于:所述的狀態標志模塊為狀態寄存器，接收內核傳輸的狀態信息，然后向測試機臺傳輸狀態信息。9.根據權利要求7所述的一種晶片測試系統，其特征在于:所述的串行接口用于訪問內核，為JTAG/SW接口；所述的內部存儲器用于存儲測試數據，所述的測試數據為串行接口根據接收的測試機臺的測試信號解碼而成，并通過內核被寫入到該內部存儲器中；所述的時鐘切換電路，用于在芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送精準的時鐘;所述的內核為核心處理部件，根據測試數據對功能模塊進行功能測試操作，功能測試的時或者之后，測試機臺提供高頻時鐘，測試芯片的頻率性能，芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相關的狀態信息傳遞給狀態標志模塊;所述的功能模塊是實現芯片功能的電路，和內核通過內部總線進行通信。10.—種晶片測試方法，應用于如權利要求1至5或者7至9任意所述的一種晶片測試系統，其特征在于包括以下步驟: (1)所述的產生測試激勵文件裝置產生測試激勵文件并傳輸給測試機臺； (2)測試機臺根據測試激勵文件產生測試信號并傳輸給芯片； (3)芯片通過串行接口將測試信號解碼成測試數據寫入到芯片內部的存儲器中； (4)測試數據寫入后，芯片被恢復到初始狀態，內核從內部存儲器中取出測試數據，對功能模塊進行功能測試，功能測試的時或者之后，測試機臺提供高頻時鐘，測試芯片的頻率性能，當芯片內部時鐘起震較慢或者時鐘不準時，通過測試機臺快速的向芯片輸送一個精準的時鐘； (5)芯片的功能、性能測試完成后，內核會產生相應的狀態信息，并將相應的狀態信息傳遞給狀態標志模塊，狀態標志模塊將狀態信息傳輸給測試機臺，所述的測試機臺根據狀態信息輸出其功能測試和性能測試結果。
【文檔編號】H01L21/66GK106057695SQ201610420914
【公開日】2016年10月26日
【申請日】2016年6月14日
【發明人】孫進軍, 周毅, 賈金輝, 陳冬冬
【申請人】蘇州微控智芯半導體科技有限公司