基于[100]/(001)溝道的[110]單軸張應力nmos器件及其制備方法
【專利摘要】本發明涉及一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件及其制備方法。該制備方法包括：選取晶面為(001)的單晶Si襯底；形成P型阱區；形成隔離區；在P型阱區表面生長絕緣層，利用光刻工藝形成溝道保護層圖案，利用選擇性刻蝕工藝形成溝道保護層；利用自對準工藝在P型阱區進行N型離子注入形成源區和漏區，并去除溝道保護層；在P型阱區表面生長柵介質層和柵極層；濕法刻蝕柵極層和柵介質層形成與溝道方向成一定齒寬和一定溝道寬度且與溝道[100]晶向形成45°角的齒狀柵極；在表面淀積SiN單軸應力薄膜，最終形成具有[100]/(001)溝道的[110]/(001)應變Si NMOS器件。本發明采用與溝道[100]晶向形成45°角的齒狀柵型結構對[110]晶向施加單軸張應力，增強了NMOS溝道遷移率，提升了器件性能。
【專利說明】基于[100]/(001)溝道的[110]單軸張應力NMOS器件及其制備方法
技術領域
[0001]本發明涉及集成電路技術領域，特別涉及一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件及其制備方法。
【背景技術】
[0002]半導體集成電路是電子工業的基礎，人們對電子工業的巨大需求，促使了該領域的迅速發展。在過去的幾十年中，電子工業的迅猛發展對社會發展及國民經濟都產生了巨大的影響。半導體集成電路一直遵循著Moore定律發展，S卩當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔18-24個月翻一倍以上。直至今天，Moore定律仍然發揮著作用。
[0003]在目前的工藝水平下，要繼續維持Moore定律發展，不斷按比例縮小器件的特征尺寸是改善超大規模集成電路(VLSI)和甚大規模集成電路(ULSI)器件的傳統方法，然而隨著器件尺寸不斷逼近物理和技術的雙重極限，出現了一系列涉及材料、器件物理、器件結構和工藝技術等方面的問題。Si基應變技術可以顯著提高MOS器件的載流子迀移率，改善了體SiMOSFET的電學特性，并且與傳統Si工藝兼容，可以充分發揮Si基集成技術的潛力，成為延伸Moore定律的重要技術手段之一。從應力類型劃分，應變技術可分為單軸應變技術和雙軸應變技術兩類。單軸應變有壓應力和張應力兩種類型，單軸應變技術可增強Si材料載流子迀移率，該特性可大幅提高Si NM0SFET的性能，在小尺寸器件與超大規模集成電路(VLSI)中有廣泛的應用。其中，利用單軸應變技術增強匪OS溝道反型層電子迀移率時，NMOS溝道反型層電子迀移率與單軸應力施加的晶向/晶面密切相關。依據現有結論，當單軸應力類型為張應力，且對溝道材料沿(001)晶面[110]晶向施加應力時，NMOS溝道反型層電子迀移率為最高，器件性能最優。
[0004]值得注意的是，上述單軸應力致NMOS晶向/晶面最優增強方案的前提是，單軸應變Si NMOS溝道晶向與單軸應力施加的晶向一致。如果施力晶向與溝道晶向不同，溝道迀移率隨應力變化的最優方案將發生變化。本發明人通過長期研究發現，若選擇[100]晶向作為溝道晶向，[110]/(001)單軸應變Si nMOS電子迀移率會進一步增強10%左右。
[0005]因此在原有工藝基礎上，不增加成本和資金投入，如何實現與[100]/(001)溝道成45°角的[110]/(001)施加單軸張應力的Si NMOS器件及其制備方法極其重要。

【發明內容】

[0006]因此，為解決現有技術存在的技術缺陷和不足，本發明提出一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件及其制備方法。
[0007]具體地，本發明一個實施例提出的一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件的制備方法，包括:
[0008]S101、選取摻雜濃度為I X 115?I X 116Cnf3的P型、晶面為(001)晶向為[100]的單晶Si襯底為初始材料；
[0009]S102、在所述單晶Si襯底上熱氧化一層厚度為20?30nm的第一 S12層；
[0010]S103、在所述第一S12層上利用LPCVD工藝淀積100?150nm的第一SiN層，用于阱區注入的掩蔽；
[0011]S104、利用光刻工藝形成P阱區域，在所述P阱區域注入B離子形成P型阱區；
[0012]S105、在所述P型阱區表面熱氧化生成第二 S12層，在800°(:的犯氣氛下，將所述P型阱區推進至2μπι;
[0013]S106、利用干法刻蝕工藝刻蝕所述第二 S12層和第一 SiN層；
[0014]S107、在襯底表面熱氧化形成厚度為20nm的第三S12層；
[0015]S108、利用CVD工藝在所述第三S12層上生長厚度為50nm第二 SiN層；
[0016]S109、利用光刻工藝在所述第二 SiN層上形成光刻隔離區；
[0017]S110、利用局部熱氧化工藝在所述光刻隔離區上形成厚度為0.3μπι的NMOS隔離區；
[0018]SI 11、在所述P型阱區表面利用熱氧化工藝生長厚度為6nm的第四S12層；
[0019]S112、利用LPCVD工藝在所述第四S12層上淀積厚度為10nm的第三SiN層；
[0020]S113、利用光刻工藝在所述第三SiN層上形成溝道保護層圖案，利用選擇性刻蝕工藝刻蝕所述第三SiN層和所述第四S12層形成溝道保護層；
[0021]S114、利用自對準工藝在所述P型阱區進行N型離子注入形成NMOS的源區和漏區；
[0022]S115、在250°C?300°C的N2環境下快速熱退火，時間為30s;
[0023]S116、利用刻蝕工藝刻蝕掉所述第三SiN層和所述第四S12層；
[0024]S117、利用熱氧化工藝在所述P型阱區表面生長厚度為6nm的S12作為NMOS柵介質層；
[0025]S118、利用LPCVD工藝在所述匪OS柵介質層上生長厚度為120nm N型摻雜的Ploy-Si作為柵極層；
[0026]S119、利用光刻工藝在所述溝道保護層圖案所在位置形成齒狀柵極圖形；
[0027]S120、利用濕法刻蝕工藝刻蝕所述柵極層和所述柵介質層形成齒寬為20nm、溝道寬度為45nm且與[100]/(001)溝道成45°角的齒狀柵極；
[0028]S121、在表面淀積SiN單軸應力薄膜，通過與[100]/(001)溝道成45°角的齒狀柵型結構實現[110 ]晶向施加單軸張應力，則[100 ]晶向作為溝道晶向，[110 ]/(001)單軸應變SinMOS電子電導率有效質量更小，溝道電子迀移率會進一步增強，從而提升集成器件與電路f生會K;
[0029]S122、采用CVD工藝在所述SiN應力薄膜上淀積厚度為200?300nm的BPSG形成介質層，用硝酸和氫氟酸刻蝕所述介質層形成NMOS源漏接觸孔；
[0030]S123、利用電子束蒸發工藝淀積厚度為10?20nm的鎢層，形成匪OS源漏接觸，利用刻蝕工藝刻選擇性蝕掉指定區域的所述鎢層；
[0031]S124、采用CVD工藝淀積厚度為20?30nm的第四SiN層，用于鈍化所述介質層，最終形成所述具有[100]/(001)溝道的應變Si NMOS器件。
[0032]本發明另一個實施例提出的一種基于[100]/(001)溝道的[110]單軸張應力匪OS器件，包括Si襯底層、P型阱區、源漏區、柵介質層、Ploy-Si層、SiN單軸應力薄膜;其中，所述NMOS器件由上述實施例所述的方法制備形成。
[0033]本發明另一個實施例提出的一種基于[100]/(001)溝道的[110]單軸張應力匪OS器件的制備方法，包括:
[0034]選取晶面為(001)單晶Si襯底；
[0035]在所述單晶Si襯底形成P型阱區；
[0036]在所述P型阱區邊緣形成隔離區；
[0037]在所述P型阱區表面生長絕緣層，利用光刻工藝形成溝道保護層圖案，利用選擇性刻蝕工藝形成溝道保護層；
[0038]利用自對準工藝在所述P型阱區進行N型離子注入形成源區和漏區，并去除所述溝道保護層；
[0039]在所述P型阱區表面生長柵介質層和柵極層；
[0040]利用濕法刻蝕工藝刻蝕所述柵極層和所述柵介質層形成一定齒寬和一定溝道寬度的齒狀柵極；
[0041]在所述齒狀柵極表面淀積SiN單軸應力薄膜，最終形成所述基于[100]/(001)溝道的[110 ]單軸張應力NMOS器件。
[0042]在發明的一個實施例中，在所述單晶Si襯底形成P型阱區，包括:
[0043]在所述單晶Si襯底上熱氧化生長第一S12層；
[0044]在所述第一S12層上淀積第一 SiN層，用于阱區注入的掩蔽；
[0045]利用光刻工藝形成P阱區域，在所述P阱區域注入B離子形成所述P型阱區。
[0046]在本發明的一個實施例中，在所述P型阱區邊緣形成隔離區，還包括:
[0047]在所述P型阱區表面熱氧化生成第三S12層；
[0048]利用CVD工藝在所述第三S12層上生長第二 SiN層；
[0049]利用光刻工藝在所述第二SiN層上形成光刻隔離區；
[0050]利用局部熱氧化工藝在所述光刻隔離區上形成一定厚度的所述隔離區。
[0051]在本發明的一個實施例中，在所述P型阱區表面生長絕緣層，利用光刻工藝形成溝道保護層圖案，利用選擇性刻蝕工藝形成溝道保護層，包括:
[0052]在所述P型阱區表面利用熱氧化工藝生長第四S12層；
[0053]利用LPCVD工藝在所述第四S12層上淀積第三SiN層；
[0054]利用光刻工藝在所述第三SiN層上形成溝道保護層圖案，利用選擇性刻蝕工藝刻蝕所述第三SiN層和所述第四S12層形成所述溝道保護層。
[0055]在本發明的一個實施例中，在所述P型阱區表面生長柵介質層和柵極層，包括:
[0056]用熱氧化工藝在所述P型阱區表面生長S12作為柵介質層；
[0057]利用LPCVD工藝在所述柵介質層表面生長N型摻雜的Ploy-Si作為柵極層。
[0058]在本發明的一個實施例中，所述齒狀柵極的齒寬為20nm、溝道寬度為45nm。
[0059]在本發明的一個實施例中，在所述齒狀柵極表面淀積SiN單軸應力薄膜之后，包括:
[0060]采用CVD工藝在所述SiN單軸應力薄膜表面淀積BPSG形成介質層，用硝酸和氫氟酸刻蝕所述介質層形成源漏接觸孔；
[0061]利用電子束蒸發工藝淀積鎢層，利用刻蝕工藝刻選擇性蝕掉指定區域的所述鎢層以形成源漏接觸；
[0062]采用CVD工藝淀積第四SiN層，用于鈍化所述介質層。
[0063]本發明另一個實施例提出的一種基于[100]/(001)溝道的[110]單軸張應力匪OS器件，包括Si襯底層、P型阱區、源漏區、柵介質層、Ploy-Si層、SiN單軸應力薄膜;其中，所述NMOS器件由上述實施例所述的方法制備形成。
[0064]上述實施例，采用與溝道[100]晶向形成45°角的齒狀柵型結構對[110]晶向施加單軸張應力，實現一種[110]單軸張應力/[100]溝道小尺寸(OOl)nMOS結構與制造，具體優點如下:
[0065]1、本發明采用與溝道[100]晶向形成45°角的齒狀柵型結構對[110]晶向施加單軸張應力，增強了NMOS溝道迀移率，進而提升了器件性能；
[0066]2、本發明可在原有工藝基礎上，不增加成本和資金投入，提升集成器件及電路的性能。
[0067]通過以下參考附圖的詳細說明，本發明的其它方面和特征變得明顯。但是應當知道，該附圖僅僅為解釋的目的設計，而不是作為本發明的范圍的限定，這是因為其應當參考附加的權利要求。還應當知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說明此處描述的結構和流程。
【附圖說明】
[0068]下面將結合附圖，對本發明的【具體實施方式】進行詳細的說明。
[0069]圖1為本發明實施例提供的一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件的制備方法流程圖；
[0070]圖2為本發明實施例提供的一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件的電子電導率有效質量的仿真示意圖；
[0071]圖3為本發明實施例提供的一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件的電子迀移率的仿真示意圖；
[0072]圖4a_圖4j為本發明實施例提供的一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件的制備方法示意圖。
【具體實施方式】
[0073]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0074]實施例一
[0075]請參見圖1，本發明實施例提供的一種基于[100]/(001)溝道的[110]單軸張應力NMOS器件的制備方法流程圖；該方法包括如下步驟:
[0076]步驟a、選取晶面為(001)的單晶Si襯底；
[0077]步驟b、在所述單晶Si襯底形成P型阱區；
[0078]步驟C、在所述P型阱區邊緣形成隔離區；
[0079]步驟d、在所述P型阱區表面生長絕緣層，利用光刻工藝形成溝道保護層圖案，利用選擇性刻蝕工藝形成溝道保護層；
[0080]步驟e、利用自對準工藝在所述P型阱區進行N型離子注入形成源區和漏區，并去除所述溝道保護層；
[0081]步驟f、在所述P型阱區表面生長柵介質層和柵極層；
[0082]步驟g、利用濕法刻蝕工藝刻蝕所述柵極層和所述柵介質層形成一定齒寬和一定溝道寬度的齒狀柵極；
[0083]步驟h、在所述齒狀柵極表面淀積SiN單軸應力薄膜，最終形成所述具有[100]/(001)溝道的應變Si NMOS器件。
[0084]其中，步驟b包括:
[0085]步驟bl、在所述單晶Si襯底上熱氧化生長第一S12層；
[0086]步驟b2、在所述第一S12層上淀積第一 SiN層，用于阱區注入的掩蔽；
[0087]步驟b3、利用光刻工藝形成P阱區域，在所述P阱區域注入B離子形成所述P型阱區。
[0088]可選地，步驟c包括:
[0089]步驟Cl、在所述P型阱區表面熱氧化生成第三S12層；
[0090]步驟c2、利用CVD工藝在所述第三S12層上生長第二 SiN層；
[0091]步驟c3、利用光刻工藝在所述第二SiN層上形成光刻隔離區；
[0092]步驟c4、利用局部熱氧化工藝在所述光刻隔離區上形成一定厚度的所述隔離區。
[0093]其中，對于步驟d，具體工藝可以為:
[0094]步驟dl、在所述P型阱區表面利用熱氧化工藝生長第四S12層；
[0095]步驟d2、利用LPCVD工藝在所述第四S12層上淀積第三SiN層；
[0096]步驟d3、利用光刻工藝在所述第三SiN層上形成溝道保護層圖案，利用選擇性刻蝕工藝刻蝕所述第三SiN層和所述第四S12層形成所述溝道保護層。
[0097]其中，對于步驟f，具體工藝可以為:
[0098]步驟fl、用熱氧化工藝在所述P型阱區表面生長S12作為柵介質層；
[0099]步驟f2、利用LPCVD工藝在所述柵介質層表面生長N型摻雜的Ploy-Si作為柵極層。
[0100]其中，對于步驟f，具體包括:
[0101]利用化學氣相淀積淀積120nmN型摻雜的多晶硅;涂覆光刻膠;通過深紫外光刻實現圖形轉移，將掩模版上齒寬為20nm且與[100]/(001)溝道成45°角的齒狀柵極圖形轉移至光刻膠上;通過濕法刻蝕工藝刻蝕形成齒狀柵極;利用氧等離子體刻蝕去除光刻膠。
[0102]其中，所述齒狀柵極的齒寬為20nm、溝道寬度為45nm。
[0103]其中，步驟i中，在所述齒狀柵極表面淀積SiN單軸應力薄膜之后，包括:
[0104]采用CVD工藝在所述SiN單軸應力薄膜表面淀積BPSG形成介質層，用硝酸和氫氟酸刻蝕所述介質層形成源漏接觸孔；
[0105]利用電子束蒸發工藝淀積鎢層，利用刻蝕工藝刻選擇性蝕掉指定區域的所述鎢層以形成源漏接觸；
[0106]采用CVD工藝淀積第四SiN層，用于鈍化所述介質層。
[0107]請一并參見圖2及圖3，圖2為本發明實施例提供的一種基于[100]/(001)溝道的
[110]單軸張應力NMOS器件的電子電導率有效質量的仿真示意圖，圖3為本發明實施例提供的一種[110]/(001)溝道的應變Si匪OS器件的電子迀移率的仿真示意圖。分析可得，沿
(001)晶面上[110]晶向施加單軸張應力時，若不以該晶向作為溝道晶向，而選擇[100]晶向作為溝道晶向時，其電子電導率有效質量更小，溝道電子迀移率會進一步增強。仿真結果表明，若選擇[100]晶向作為溝道晶向，[110]/(001)單軸應變Si NMOS電子迀移率會進一步增強10%左右。
[0108]因此，本發明基于以上原理，采用與溝道[100]晶向形成45°角的齒狀柵型結構對[110]晶向施加單軸張應力，實現一種[110]單軸張應力/[100]溝道小尺寸(OOl)NMOS結構與制造。
[0109]綜上所述，本發明的制備方法具有如下優點:
[0110]1、本發明采用與溝道[100]晶向形成45°角的齒狀柵型結構對[110]晶向施加單軸張應力，增強了NMOS溝道迀移率，進而提升了器件性能；
[0111]2、本發明可在原有工藝基礎上，不增加成本和資金投入，提升集成器件及電路的性能。
[0112]實施例二
[0113]請參見圖4a_圖4j，圖4a_圖4j為本發明實施例提供的一種[110]/(001)溝道的應變Si NMOS器件的制備方法示意圖，在上述實施例的基礎上，本實施例將較為詳細地對本發明的工藝流程進行介紹。該方法包括:
[0114]S001、淀積掩蔽層，如圖4a所示:
[0115]選取單晶硅摻雜濃度為1015cm—3的P型Si襯底(001)為初始材料，溝道方向為
[100]。
[0116]在襯底上熱氧化一層20nm厚的Si02緩沖層2；
[0117]在Si02緩沖層上用低壓化學氣相淀積LPCVD淀積10nm的SiN層3，用于阱區注入的掩蔽。
[0118]S002、形成阱區，如圖4b所示:
[0119]進行光刻出P阱區，在P阱區注入硼形成P型區域；
[0120]在P阱區表面熱氧化生成Si02，同時進行P阱推進，在襯底I上形成P阱4;
[0121 ] 在800°C的N2氣氛下，將P阱繼續推進2μπι;
[0122]S003、形成隔離，如圖4c所示:
[0123]干法刻蝕掉SiN和Si02層；
[0124]在整個襯底表面熱氧化20nm厚的Si02緩沖層；
[0125]在Si02緩沖層常溫化學氣相淀積生長一層50nm厚的SiN層，并在該層上光刻隔離區；
[0126]用隔離區局部熱氧化一層0.3μπι的隔離5;
[0127]S004、淀積SiN層，形成溝道頂部保護層，如圖4d所示:
[0? 28]在講區4表面熱氧化生長6nm厚的Si02介質層6 ；
[0129]在Si02柵介質層6上用LPCVD在P阱上淀積10nm的SiN層7，作為溝道保護層；
[0130]淀積在Si02介質層上用低壓化學氣相淀積LPCVD
[0131]光刻出溝道保護層，然后進行選擇性刻蝕，長度通常取45nm;
[0132]S005、形成源漏區，如圖4e所示:
[0133]在P阱區進行η型離子注入，自對準生成nMOS的源區8和漏區9;
[0134]在250?300°C氮氣環境下快速熱退火(RTA)30s，形成65nm的nMOS器件；
[0135]S006、刻蝕掉溝道保護層，淀積多晶硅，形成齒狀柵極結構，正視圖如圖4f，俯視圖如圖4g:
[0136]刻蝕掉Si02介質層和SiN溝道保護層；
[0137]在講區4表面熱氧化生長6nm厚的Si02柵介質層10;
[0138]在Si02柵介質層6上應用LPCVD在P阱上生長厚度為120nm的η型摻雜的Ploy-Si層11，作為柵極；
[0139]光刻出柵極，然后進行濕法刻蝕，柵極齒寬20nm，對應溝道寬度45nm;
[0140]制作45°角的齒狀柵型結構的好處:能夠對[110]晶向施加單軸張應力，提升了匪OS器件迀移率，增強了器件性能；S卩[100]晶向作為溝道晶向，[110]/(001)單軸應變Si匪OS電子電導率有效質量更小，溝道電子迀移率會進一步增強，從而提升集成器件與電路性能。
[0141]進一步，齒狀柵的工藝流程具體為:利用化學氣相淀積淀積120nmN型摻雜的多晶硅;涂覆光刻膠;通過深紫外光刻實現圖形轉移，將掩模版上齒寬為20nm且與[100]/(001)溝道成45°角的齒狀柵極圖形轉移至光刻膠上;通過濕法刻蝕工藝刻蝕形成齒狀柵極;利用氧等離子體刻蝕去除光刻膠。
[0142]S007、淀積 SiN，如圖 4f:
[0143]淀積SiN薄膜12，實現在[110]晶向施加應力；
[0144]S008、制作nmos電路，如圖4h及圖41:
[ΟΙ45] 采用化學氣相淀積(CVD)淀積200?300nm的硼磷娃玻璃(Boro-phospho-silicate-glass ， 簡稱BPSG) ， 形成介質層 (PMD) 13 ， 用硝酸和氫氟酸刻蝕BPSG形成源漏接觸孔如圖4h。
[0146]利用電子束蒸發淀積10?20nm厚的鎢(W)14，形成源漏接觸，利用刻蝕工藝刻選擇性蝕掉指定區域的金屬W，采用化學機械拋光(CMP)進行平坦化處理如圖4i。
[0147]S009、鈍化，如圖4j所示:
[0148]采用化學氣相淀積(CVD)淀積20?30nm的氮化硅15，用于鈍化電介質。
[0149]實施例三
[0150]本發明還提供一種基于[100]/(001)溝道的[110]單軸張應力匪OS器件，其包括:Si襯底層、P型講區、源漏區、柵介質層、Ploy-Si層、SiN單軸應力薄膜;其中，所述NMOS器件由上述實施例所述的方法制備形成。
[0151]綜上所述，本文中應用了具體個例對本發明基于[100]/(001)溝道的[110]單軸張應力NMOS器件及其制備方法的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發明的方法及其核心思想；同時，對于本領域的一般技術人員，依據本發明的思想，在【具體實施方式】及應用范圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制，本發明的保護范圍應以所附的權利要求為準。
【主權項】
1.一種基于[100]/(001)溝道的[110]單軸張應力匪OS器件的制備方法，其特征在于，包括: 5101、選取摻雜濃度為IX 115?I X 116cnT3的P型、晶面為(001)的單晶Si襯底為初始材料； 5102、在所述單晶Si襯底上熱氧化一層厚度為20?30nm的第一S12層； 5103、在所述第一S12層上利用LPCVD工藝淀積100?150nm的第一 SiN層，用于阱區注入的掩蔽； 5104、利用光刻工藝形成P阱區域，在所述P阱區域注入B離子形成P型阱區； 5105、在所述P型阱區表面熱氧化生成第二S12層，在800°(:的他氣氛下，將所述P型阱區推進至2μπι; 5106、利用干法刻蝕工藝刻蝕所述第二S12層和第一 SiN層； 5107、在襯底表面熱氧化形成厚度為20nm的第三S12層； 5108、利用CVD工藝在所述第三S12層上生長厚度為50nm第二SiN層； 5109、利用光刻工藝在所述第二SiN層上形成光刻隔離區； 5110、利用局部熱氧化工藝在所述光刻隔離區上形成厚度為0.3μπι的NMOS隔離區； 5111、在所述P型阱區表面利用熱氧化工藝生長厚度為6nm的第四S12層； 5112、利用LPCVD工藝在所述第四S12層上淀積厚度為10nm的第三SiN層； 5113、利用光刻工藝在所述第三SiN層上形成溝道保護層圖案，利用選擇性刻蝕工藝刻蝕所述第三SiN層和所述第四S12層形成溝道保護層； 5114、利用自對準工藝在所述P型阱區進行N型離子注入形成NMOS的源區和漏區； 5115、在250°C?300 °C的N2環境下快速熱退火，時間為30s; 5116、利用刻蝕工藝刻蝕掉所述第三SiN層和所述第四S12層； 5117、利用熱氧化工藝在所述P型阱區表面生長厚度為6nm的S12作為NMOS柵介質層； 5118、利用LPCVD工藝在所述匪OS柵介質層上生長厚度為120nmN型摻雜的Ploy-Si作為柵極層； 5119、利用光刻工藝在所述溝道保護層圖案所在位置形成齒狀柵極圖形； 5120、利用濕法刻蝕工藝刻蝕所述柵極層和所述柵介質層形成齒寬為20nm、溝道寬度為45nm且與[100]/(001)溝道成45°角的齒狀柵極； 5121、在表面淀積SiN單軸應力薄膜，通過與[100]/(001)溝道成45°角的齒狀柵型結構實現[110]晶向施加單軸張應力； 5122、采用CVD工藝在所述SiN應力薄膜上淀積厚度為200?300nm的BPSG形成介質層，用硝酸和氫氟酸刻蝕所述介質層形成NMOS源漏接觸孔； 5123、利用電子束蒸發工藝淀積厚度為10?20nm的鎢層，形成匪OS源漏接觸，利用刻蝕工藝刻選擇性蝕掉指定區域的所述鎢層； 5124、采用CVD工藝淀積厚度為20?30nm的第四SiN層，用于鈍化所述介質層，最終形成所述基于[100]/(001)溝道的[110]單軸張應力NMOS器件。2.—種基于[100]/(001)溝道的[110]單軸張應力匪OS器件，其特征在于，包括Si襯底層、P型阱區、源漏區、柵介質層、Ploy-Si層、SiN單軸應力薄膜;其中，所述匪OS器件由權利要求I所述的方法制備形成。3.—種基于[100]/(001)溝道的[110]單軸張應力匪OS器件的制備方法，其特征在于，包括: 選取晶面為(001)的單晶Si襯底； 在所述單晶Si襯底形成P型阱區； 在所述P型阱區邊緣形成隔離區； 在所述P型阱區表面生長絕緣層，利用光刻工藝形成溝道保護層圖案，利用選擇性刻蝕工藝形成溝道保護層； 利用自對準工藝在所述P型阱區進行N型離子注入形成源區和漏區，并去除所述溝道保護層； 在所述P型阱區表面生長柵介質層和柵極層； 利用濕法刻蝕工藝刻蝕所述柵極層和所述柵介質層形成一定齒寬和一定溝道寬度的齒狀柵極； 在所述齒狀柵極表面淀積SiN單軸應力薄膜，最終形成所述基于[100]/(001)溝道的[110]單軸張應力NMOS器件。4.如權利要求3所述的方法，其特征在于，在所述單晶Si襯底形成P型阱區，包括: 在所述單晶Si襯底上熱氧化生長第一 S12層； 在所述第一 S12層上淀積第一 SiN層，用于阱區注入的掩蔽； 利用光刻工藝形成P阱區域，在所述P阱區域注入B離子形成所述P型阱區。5.如權利要求3所述的方法，其特征在于，在所述P型阱區邊緣形成隔離區，還包括: 在所述P型阱區表面熱氧化生成第三S12層； 利用CVD工藝在所述第三S12層上生長第二 SiN層； 利用光刻工藝在所述第二SiN層上形成光刻隔離區； 利用局部熱氧化工藝在所述光刻隔離區上形成一定厚度的所述隔離區。6.如權利要求3所述的方法，其特征在于，在所述P型阱區表面生長絕緣層，利用光刻工藝形成溝道保護層圖案，利用選擇性刻蝕工藝形成溝道保護層，包括: 在所述P型阱區表面利用熱氧化工藝生長第四S12層； 利用LPCVD工藝在所述第四S12層上淀積第三SiN層； 利用光刻工藝在所述第三SiN層上形成溝道保護層圖案，利用選擇性刻蝕工藝刻蝕所述第三SiN層和所述第四S12層形成所述溝道保護層。7.如權利要求3所述的方法，其特征在于，在所述P型阱區表面生長柵介質層和柵極層，包括: 用熱氧化工藝在所述P型阱區表面生長S12作為柵介質層； 利用LPCVD工藝在所述柵介質層表面生長N型摻雜的Ploy-Si作為柵極層。8.如權利要求3所述的方法，其特征在于，所述齒狀柵極的齒寬為20nm、溝道寬度為45nm09.如權利要求3所述的方法，其特征在于，在所述齒狀柵極表面淀積SiN單軸應力薄膜之后，包括: 采用CVD工藝在所述SiN單軸應力薄膜表面淀積BPSG形成介質層，用硝酸和氫氟酸刻蝕所述介質層形成源漏接觸孔； 利用電子束蒸發工藝淀積鎢層，利用刻蝕工藝刻選擇性蝕掉指定區域的所述鎢層以形成源漏接觸； 采用CVD工藝淀積第四SiN層，用于鈍化所述介質層。10.—種基于[100]/(001)溝道的[110]單軸張應力NMOS器件，其特征在于，包括Si襯底層、P型阱區、源漏區、柵介質層、Ploy-Si層、SiN單軸應力薄膜;其中，所述匪OS器件由權利要求3?9任一項所述的方法制備形成。
【文檔編號】H01L29/78GK105895532SQ201610416021
【公開日】2016年8月24日
【申請日】2016年6月14日
【發明人】楊旻昱, 宋建軍, 包文濤, 胡輝勇, 宣榮喜, 張鶴鳴
【申請人】西安電子科技大學