通過cvd蝕刻與淀積順序形成的cmos晶體管結區的制作方法
【專利摘要】本申請涉及“通過CVD蝕刻與淀積順序形成的CMOS晶體管結區”。本發明是對換置源?漏CMOS晶體管工藝的補充。處理工序可包括用一組設備在襯底材料中蝕刻一凹槽，然后在另一組設備中進行淀積。公開了一種在不暴露于空氣的條件下、在同一反應器中進行蝕刻及后續淀積的方法。相對于“異處”蝕刻技術，用于交換源?漏應用的“原處”蝕刻源?漏凹槽具有若干優點。晶體管驅動電流通過下列方式獲得了提高：(1)當蝕刻中表面暴露于空氣時，消除硅?外延層界面的污染，以及(2)精確控制蝕刻凹槽的形狀。淀積可通過包括選擇性和非選擇性方法的多種工藝來完成。在等厚淀積中，還提出了一種避免性能臨界區中的非晶態淀積的方法。
【專利說明】通過CVD蝕刻與淀積順序形成的CMOS晶體管結區
[0001 ] 本分案申請的母案申請日為2006年I月4日、申請號為200680006549.5、發明名稱為“通過CVD蝕刻與淀積順序形成的CMOS晶體管結區”。
技術領域
[0002]本發明涉及電路器件和電路器件的制造與結構。
【背景技術】
[0003]襯底上的電路器件(例如，半導體(例如硅)襯底上的集成電路(IC)晶體管、電阻器、電容器等)性能的增強，通常是那些器件的設計、制造和運行過程中所考慮的主要因素。例如，在金屬氧化物半導體(MOS)晶體管器件(例如用在互補金屬氧化物半導體(CMOS)中的那些器件)的設計和制造或形成期間，常常需要提高N型MOS器件(n-MOS)溝道中的電子移動，并需要提高P型MOS器件(p-MOS)溝道中的正電荷空穴的移動。評定器件性能的關鍵參數是在給定的設計電壓下傳送的電流。該參數一般稱為晶體管驅動電流或飽和電流(IDsat)。驅動電流受晶體管的溝道迀移率和外部電阻等因素的影響。
[0004]溝道迀移率指晶體管的溝道區中的載流子(即空穴和電子)的迀移率。載流子迀移率的提高可直接轉換成給定的設計電壓和選通脈沖寬度條件下的驅動電流的提高。載流子迀移率可通過使溝道區的硅晶格應變來提高。對于p-MOS器件，載流子迀移率(即空穴迀移率)通過在晶體管的溝道區中產生壓縮應變來提高。對于n-MOS器件，載流子迀移率(即電子迀移率)通過在晶體管的溝道區中產生拉伸應變來提高。
[0005]驅動電流還受其它因素影響，這些因素包括:(I)與歐姆接觸(金屬對半導體和半導體對金屬)相關聯的電阻，(2)源/漏區內自身的電阻，(3)溝道區和源/漏區之間的區域(即尖端區)的電阻，以及(4)由于在最初襯底-外延層界面的位置上的雜質(碳，氮，氧)污染而產生的界面電阻。這些電阻之和一般稱為外部電阻。
[0006]通過在制作柵隔離絕緣層之前進行摻雜物注入來完成傳統的尖端(一般也稱為源漏延伸)區制作。摻雜物的位置集中在襯底的上表面附近。摻雜物的窄帶可導致大的擴散電阻，并限制從溝道到娃化物接觸面的電流流動。在當前技術的替換源-漏結構(replacementsource-drain architecture)中，凹槽的形狀較好，但在擴散電阻上仍然沒有充分最優化。

【發明內容】

[0007]根據本發明的實施例，提供了一種方法，包括:
[0008]去除鄰近柵電極的襯底的第一部分以形成第一結區，并去除鄰近所述柵電極的所述襯底的不同的第二部分以形成襯底中的第二結區；以及
[0009]在第一結區中和在第二結區中形成晶態材料的外延厚度；
[0010]其中，所述去除和形成在同一處理室中且不破壞處理室密封的狀態下進行。
【附圖說明】
[0011 ]圖1是具有阱、柵介質層和柵電極的襯底的部分的示意截面圖。
[0012]圖2示意表示形成具有尖端區的結區后的圖1的襯底。
[0013]圖3A表示在結區中形成結的材料厚度之后的圖2的襯底。
[0014]圖3B示出在具有尖端摻雜部的結區中形成材料厚度以形成結之后圖2的襯底。
[0015]圖4示出典型的CMOS結構。
[0016]圖5示意表示具有阱、柵介質層、柵電極和具有尖端區的結區的襯底的部分截面圖。
[0017]圖6示意表示在結區中形成晶態材料厚度并在柵電極上形成非晶態材料厚度后的圖5的襯底。
[0018]圖7表示在去除晶態材料厚度及非晶態材料厚度后的圖6的襯底。
[0019]圖8表示在結區中形成后續晶態材料厚度并在柵電極上形成后續非晶態材料厚度后的圖7的襯底。
[0020]圖9表示在去除晶態材料厚度及非晶態材料厚度后的圖8的襯底。
[0021]圖10表示在結區中形成晶態材料厚度以形成結，并在柵電極上形成非晶態材料厚度后的圖9的襯底。
[0022]圖11表不在去除非晶態材料后的圖10的襯底。
[0023]圖12表示典型的CMOS結構。
【具體實施方式】
[0024]局部應變晶體管溝道區可通過在MOS晶體管的溝道區中，用產生應變的材料的選擇性外延形成源-漏區來完成。這樣的工藝流程可包括用蝕刻反應器在一個工藝操作中蝕刻晶體管的源-漏區中的襯底材料。后續操作可包括用淀積反應器中的Si合金材料來代替被去除的材料。蝕刻反應器和淀積反應器可在物理上不同并且分離。這樣，在開始Si合金淀積工序前，須將襯底從蝕刻反應器中取出并暴露于大氣壓環境。上述Si合金可以是純Si或SihGex或Si^Cx，并可以是不摻雜的或用P型或N型摻雜物摻雜的。上述淀積工序可以是選擇性的或非選擇性的。根據本文給出的實施例，蝕刻反應器和淀積反應器可為物理上的同一反應器。
[0025]例如，圖1是示意表示具有阱、柵介質層、柵電極和尖端材料的襯底部分的截面圖。圖1示出包含襯底120的裝置100，所述襯底具有在阱124上的襯底120的上表面125上形成的柵介質層144。柵電極190在柵介質層144上形成，并具有在其側面形成隔層112和114。在柵電極190上形成蝕刻掩模142 ο還示出了將阱124與外圍區128電隔離的電絕緣材料130。如圖所示，表面170和表面180鄰近柵電極190。裝置100及其上文描述的部件可例如在涉及一個或多個處理室的半導體晶體管制作工序中進一步加工，以形成P-MOS或n-MOS晶體管或者成為P-MOS或n-MOS晶體管的構成部分(例如，成為CMOS器件的構成部分)。
[0026]例如，襯底120可由硅、多晶硅、單晶硅來形成、淀積或生長，或者采用形成硅基底或襯底(如硅晶圓)的各種其它適合的工藝。例如，根據各實施例，襯底120可通過生長具有厚度在100埃和1000埃之間的純硅的單晶硅襯底基材來形成。作為可選的方案，也可通過對各種適當的硅或硅合金材料進行充分的化學氣相淀積(CVD)以形成厚度在一微米和三微米之間的材料厚度(如通過CVD形成厚度是兩微米的材料厚度)來形成襯底120。襯底120還可認為是松弛的、不松弛的、分級的和/或不分級的硅合金材料。
[0027]如圖1所示，襯底120包含阱124，例如在具有正電荷的P型材料上的具有負電荷的N型阱，該P型材料通過在襯底120的形成期間或之后摻雜襯底120來形成。具體地說，為形成阱124，上表面125可用磷、砷和/或銻摻雜來形成p-MOS晶體管(例如，CMOS器件的p-MOS器件)的N型阱。本文描述的摻雜可例如通過斜角摻雜(如將上文提到的摻雜物的離子或原子注入如襯底120或在襯底120中/上形成的材料中)來實現。例如，摻雜可包括由離子“槍”或離子“注入器”進行的離子注入，離子“槍”或離子“注入器”用經加速的高速離子撞擊襯底表面，以注入離子而形成摻雜材料。經加速的離子可穿透材料表面并向下分散到材料中，形成一定深度的摻雜材料。例如，上表面125可被選擇性摻雜，例如通過將掩模置于未選擇區域上來阻止引入的摻雜物進入未選擇區域，同時允許摻雜物對阱124進行摻雜。
[0028]作為可選的方案，為形成阱124，也可用硼和/或鋁摻雜上表面125來形成n-MOS晶體管(例如，CMOS器件的n-MOS器件)的P型阱。
[0029]如此，阱124可以是適于形成晶體管器件的“溝道”的材料。例如，晶體管器件溝道可定義為在上表面125之下且在表面170和180之間的阱124的材料的一部分，或鄰近表面170和180而形成的結，表面170和180的耗用部分，和/或包括表面170和180。
[0030]圖1示出在阱124和外圍區128之間的電絕緣材料130。材料130可以是足以將阱124與外圍區128電隔離的各種適當的電絕緣材料和結構。例如，外圍區128可以是相鄰或相近的晶體管器件的阱區。具體地說，材料130可以是在p-MOS器件(例如，其中阱124是N型阱)的N型阱和襯底120的其它區之間形成的淺溝槽隔離(STI)，以將N型阱與其他區域電隔離。同樣，材料130可以是在n-MOS器件(例如，其中阱124是P型阱)的P型阱和襯底120的其它區之間形成的STI。如此，材料130可將阱124與襯底120的其它區隔離，以保證上表面125上形成的晶體管的功能性(例如，將阱124與和阱124配對而形成CMOS器件的相關器件的相鄰阱隔離)。在一例中，阱124是N型阱，區128之一可以是與在上表面125上形成的p-MOS器件配對而形成CMOS器件的η-MOS器件的有關的P型阱。作為可選的方案，其中阱124可為P型阱，區128之一可為P-MOS器件的有關N型阱，該p-MOS器件可與在上表面125上形成的η-MOS器件配對而形成CMOS器件。材料130可通過經由材料130之上的材料厚度的摻雜來形成，并/或可在形成阱124之前或之后形成。
[0031]如圖1所示，柵介質層144具有寬度W2。柵電極190表示為在柵介質層144上以寬度Wl形成。柵介質層144的厚度一般可處處相等并與上表面125沿著寬度W2的外形相一致。此夕卜，柵介質層144可由具有相對高的介電常數(例如，介電常數大于或等于二氧化硅(S12)的介電常數)/或具有相對低的介電常數的材料形成。柵介質層144的厚度可在I到5納米之間。柵介質層144可通過淀積(如通過CVD，原子層淀積(ALD )、均厚淀積(blanketdeposit1n)、選擇性淀積、外延淀積、超高真空(UHV)CVD、快熱(RT)CVD、減壓(RP)CVD，分子束外延(MBE)和/或其它適當的生長、淀積或形成工序)來形成。柵介質層144可具有對于裝置100適當的P型功函數，例如這里裝置100是p-MOS器件。作為可選的方案，柵介質層144也可具有對于裝置100適當的N型功函數，例如這里裝置100是η-MOS器件。具體地說，柵介質層144由各介質形成，它們例如是二氧化硅(S12)、氧化鉿(HfO)、硅酸鉿(HfS14)、氧化鋯(ZrO)、碳摻雜氧化層(⑶0)、立方體氮化硼(CBN)、磷硅酸鹽玻璃(PSG)、氮化硅(Si3N4)、氟化硅酸鹽玻璃(FSG)、碳化硅(SiC)等。
[0032]柵電極190可例如通過上述的相對于柵介質層144的形成而形成。此外，柵電極190可由各種半導體或導體材料(如硅、多晶硅、晶體硅和/或各種其它適當的柵電極材料)形成。同時，柵電極190可在形成期間或之后進行摻雜。例如，柵電極190可用硼和/或鋁摻雜以形成具有正電荷的P型柵電極(例如P-MOS器件的，該器件可為CMOS器件的構成部分)。可以預期，柵電極190可相反地用磷、砷和/或銻摻雜來形成具有負電荷的η型柵電極(例如n-MOS器件的，該器件可為CMOS器件的構成部分)。
[0033]柵電極190可具有適于p-MOS或n-MOS器件的厚度，例如當裝置100是p-MOS或n-MOS器件時。例如，柵電極190可具有某一厚度以使在襯底120上形成的晶體管具有0.1到0.5伏特的閾值“導通”電壓。在一些例中，柵電極190可具有例如150到2000埃(例如，15到200納米(nm))的厚度。柵電極190可具有與p-MOS器件(例如，其中裝置100是p-MOS器件)的柵電極相適應的功函數。作為可選的方案，柵電極190也可具有與η-MOS器件(例如，其中裝置100是n-MOS器件)的柵電極相適應的功函數。
[0034]圖1示出在柵電極190和柵介質層144的表面上形成的隔層112和隔層114。具體地說，隔層112和隔層114可在柵電極190的側壁表面上和在柵介質層144的上表面(例如，對著襯底120的表面)上形成。隔層112和114可以是介質材料，例如氮化硅(Si3N4)，二氧化硅(S12)和/或各種其它適當的半導體器件隔層材料。
[0035]圖1還示出在柵電極190上形成的蝕刻掩模142。蝕刻掩模142可以是由氮化硅(SI3N4)在上文提到的用于形成柵介質層144的其它材料處形成的“硬(hard)”掩模。例如，蝕刻掩模142可在形成柵電極190、柵介質層144和/或隔層112和114時使用。具體地說，對應于掩模142或掩模142外圍區域的形狀的部分可用作為蝕刻阻擋的掩模142來去除或蝕刻掉。
[0036]例如，隔層112和114可由與上文針對柵介質層144描述的介質材料類似的第一淀積介質材料共形地沿著襯底120的表面、柵電極190的側壁表面以及上表面蝕刻掩模142形成。然后，所形成的或淀積的介質材料可被圖案化并蝕刻，從而形成隔層112和114。
[0037]根據實施例，阱124和襯底120的一些部分(如表面170和表面180)可被去除，以在鄰近柵電極190的襯底120中形成結區。例如，鄰近柵電極190的結可通過去除襯底120在表面170和180處的一些部分來形成，以在襯底120中形成結區或凹槽，然后在結區中形成或淀積結形成材料。這種去除可包括“源-漏凹槽”蝕刻，以使結區在柵介質層144下面延伸。
[0038]例如，圖2不意表不在形成具有尖端區的結區后的圖1的襯底。圖2不出結區270，例如在襯底120鄰近柵電極190的表面170中形成的凹槽和在柵介質層144的下表面以下的源-漏凹槽。同樣，圖2示出結區280，例如在襯底120的鄰近柵電極190的表面180中形成的凹槽，以及在柵介質層144的下表面以下的源-漏凹槽。
[0039]結區270定界于襯底表面222(例如結區270的基表面)、刻面220和尖端區276。尖端區276在刻面220和柵介質層144的下表面之間。例如，可以說，尖端區276定界于刻面220，刻面220和柵介質層144的下表面之間成角度Al。同樣，結區280定界于襯底表面232、刻面230和尖端區286。尖端區286在刻面230和柵介質層144之間。如此，尖端區286定界于刻面230，刻面230和柵介質層144的下表面之間成角度A2。
[0040]根據實施例，優選角度Al和/或A2可在52°(度)到57°之間。例如，角度Al和A2都可以是約52°、53。、54。、54.7° ,54.74° ,54.739137°、54.8°、55。、56。。該角度范圍粗略對應于具有用傳統的密勒指數命名法描述的{111}平面族的排列。除了上面列出的優選角度范圍之外，備選實施例允許Al和A2角度在0°到90°之間。
[0041]根據實施例，尖端區276和286可在隔層112、隔層114和/或柵電極190之下延伸。例如，尖端區276和286可沿著上表面125在柵介質層144的下表面以下延伸等于寬度W2的寬度到小于寬度W2的寬度(如大于零的寬度)。于是，刻面220和230可接觸鄰近襯底120的上表面125的柵介質層144的下表面，在上表面125之下、刻面220和230之間形成溝道(例如，在裝置200中形成的晶體管的溝道)，其中刻面220和230可各自在柵介質層144之下延伸零到寬度W2的一半的距離。因而，襯底120的一些部分可被去除而形成刻面220和230，刻面在柵介質層144的下表面以下延伸，接觸隔層112、隔層114和/或柵電極190之下的柵介質層144的下表面。
[0042]可以預期，結區270和/或280可在上表面125之下具有800埃到1300埃的厚度。此夕卜，結區270和/或280可具有適于淀積材料進入那些區以形成晶體管器件(例如，CMOS器件的P-MOS或n-MOS器件)的結的寬度或尺寸。
[0043]結區270和/或280可稱為“源-漏區”或“擴散區”。同時，當適當的材料在結區270、280中形成、淀積或生長時，結果得到的的材料可稱為“結”、“源”、“漏”或“擴散區”。
[0044]根據實施例，結區270、280可通過去除襯底120的一些不想要的部分(如表面170和180)來形成。例如，可采用形成圖案的兩步工序，在第一步中，用光刻膠限定要被去除的硬掩模區(例如，在圖1的裝置100上的硬掩模層)。那些硬掩模區然后被蝕刻掉。在蝕刻后，光刻膠被去除，通過去除襯底120的不想要的部分(例如，蝕刻掉不想要的不被剩余的硬掩模覆蓋的暴露部分)來進行凹槽蝕刻而形成結區270、280。還可用蝕刻阻擋、介質材料、光刻膠或其它適于掩模和蝕刻處理的材料(例如，負光刻膠掩模、正光刻膠掩模，二氧化娃(S i 02)或氮化硅(SI3N4))的光刻圖案化，確定進行源-漏凹槽蝕刻而形成結區270、280時要保護的區域，如圖2所示。
[0045]用于去除襯底120的不想要的部分(如表面170和180)以形成結區270、280的適合的非等離子蝕刻化學物質，包括氯(Cl2)、氫氯酸(HC1)、氟(F2)、溴(Br2)、HBr，并/或采用能去除襯底120的部分的其它蝕刻處理。包括SF6、NF3或類似化學物質的等離子蝕刻可作為備選實施例。當前可用的典型的外延淀積設備類型(例如，室反應器)可在進行很少更改或不更改的條件下實現上述的等離子蝕刻。如前所述，可更改方案而使等離子蝕刻和CVD淀積可在同一反應器中進行，但這會大大提高硬件(例如，室反應器)的復雜性。
[0046]蝕刻結區270、280的適合的室包括CVD室、ALD室UHV CVD室、RT CVD室、RPCVD室、MBE室、“批處理(batch)，’ UHV CVD室、冷壁UHV CVD室、氣壓(AP)CVD室、低壓(LP)CVD室或組合這些室或反應器的一個或多個功能的室反應器。
[0047]此外，形成結區270、280的蝕刻可在1E-4托到1000托之間的壓力下(例如，在1E-3、1Ε-2、0.1、1.0、10、100或1000托的一位小數范圍內的壓力下)在“冷壁”或“熱壁”反應器中進行。同時，形成結區270、280的蝕刻可在典型的外延硅合金淀積溫度(例如500到900°C)上進行。“冷壁”反應器可描述成具有容器壁的反應器，容器壁在淀積或蝕刻期間處于室溫。“7令壁”反應器可具有金屬制成的容器壁。作為可選的方案，“熱壁”反應器可具有由石英或其它陶瓷制成的容器壁，容器壁在淀積或蝕刻期間的溫度大于室溫。
[0048]例如，結區270和/或280可通過用蝕刻氣體去除或蝕刻掉襯底120的一些部分來形成，蝕刻氣可包含下列氣體的混合:氯(Cl2)、氫氯酸(HCl)、氫(H2)和/或氮(N2)。具體地說，包含上述氣體的一個或多個的蝕刻劑或蝕刻氣體可按每分鐘5標準立方厘米(SCCM)到1SCCM的速率流入裝置100所在的室中，在500攝氏度(°C)到800°C之間(例如，溫度500，525，540，550，560，575，600，625，650，675，700，750 或800°C)的溫度下處理 30 到90 分鐘之間(例如，30，35，40，45，50，55，60，65，75，85，或90分鐘時間)來蝕刻襯底120在表面170和180處的一些部分。根據實施例，結區270和/或280可在3E-3托到7E-3托之間(例如，3E-3，3.5E-3，4E-3，4.5E-3，5E-3，5.5E-3，6E-3，6.5E-3或7E-3)的壓力下形成。在一些例中，氯氣用于在上述的室中，在650°C的溫度和3E-3托到7E-3托之間的壓力下，在300毫米(mm)UHV CVD冷壁單晶圓反應器中蝕刻結區270、280。
[0049]例如，圖3A表示在結區中形成材料厚度而形成結之后的圖2的襯底。圖3A示出具有在結區270中形成的材料370和在結區280中形成的材料380的裝置300。材料370和/或材料380可被描述為結、源、漏或擴散區。此外，材料370可形成為具有高于襯底120上表面125的結上表面372。具體地說，材料370可為其晶格間距大于襯底120的材料的晶格間距的硅鍺材料厚度。同樣，材料380也可形成為具有高于上表面125的結上表面382。例如，材料370可以是外延厚度為厚度T4的晶體硅-鍺合金、鍺或硅材料(例如，SiGe，如SixGe1-x)，這里尺寸和/或厚度T4足以導致襯底120中的壓縮應變。該材料可以是純的或用P型摻雜物(如B和Al)摻雜的。作為可選的方案，材料370可以是外延厚度為厚度T4的晶體硅-碳合金材料(例如，SixCh)，這里尺寸和/或厚度T4足以導致襯底120中的拉伸應變。該材料可以是純的或用η型摻雜物(如P、As和Sb)摻雜的。例如，材料370可為其晶格間距小于襯底120的晶格間距的硅-碳合金(SixCi—x)厚度。同樣，材料380可為外延厚度T5的晶體硅-鍺合金(SixGei—x)，它具有足以導致襯底120中的應變的尺寸和/或厚度T5。
[0050]例如，如圖3A所示，材料370可導致朝向襯底120在上表面125下的部分的壓縮應變374，而材料380可導致朝向襯底120的相同部分的壓縮應變384。如此，在材料370和材料380之間的襯底120的溝道中，應變374可導致壓縮應變392而應變384可導致壓縮應變394(例如，在結區270、280中形成的P型結材料之間以及裝置300的溝道中的壓縮應變，其中裝置300是p-MOS器件)。不難理解，壓縮應變392和394可以是刻面220和230之間的足以提高材料370和材料380之間的載流子迀移率(例如，阱124的溝道中的空穴迀移率)的應變。換句話說，襯底120中的溝道可處于壓縮應變下，該壓縮應變是由材料370和/或材料380的晶格間距(例如，這里材料370和材料380是硅-鍺合金材料)大于襯底120的材料的晶格間距引起的。
[0051 ]在另一例中，材料370和材料380可導致裝置300的溝道中的拉伸應變(例如，若反向應變374、384、392和394的方向)。本例中，裝置300的溝道中的拉伸應變(這里裝置300是n-MOS器件)可以是刻面220和230之間的足以提高材料370和材料380之間載流子迀移率(例如，阱124的溝道中的電子迀移率)的應變。相應地，襯底120中的溝道可處于拉伸應變下，拉伸應變是由材料370和/或材料380(例如，這里那些材料是硅-碳合金)的晶格間距大于襯底120的新材料的晶格間距引起的。
[0052]材料370和材料380可通過化學氣相淀積或其它上述用于形成柵介質層144的工序來淀積。例如，材料370和材料380可在上述用于形成結區270、280以及用于形成柵介質層144的室中形成。用于形成、生長或淀積材料370、380的適合的室包括能夠選擇性淀積硅基單質或合金膜設備。例如，用于形成材料370和材料380的一些適合的室包括CVD室、ALD室、UHV CVD室、RT CVD室、RPCVD室、MBE室、“批處理”UHV CVD室、冷壁UHV CVD室、氣壓(AP)CVD室、低壓(LP)CVD室或組合這些室或反應器的一個或多個功能的室反應器。
[0053]適合的淀積工藝包括在硅晶圓上的氫或氫氯酸先驅氣體的熱分解。淀積壓力可在^-4托和1000托之間(例如，在^-3、^-2、0.1、1.0、10、100或1000托的一位小數范圍內的壓力上)。淀積可在冷壁或熱壁反應器中發生。具體地說，材料370、380可通過如下方式形成:選擇性淀積硅烷、乙硅烷、二氯硅烷和/或甲基甲硅烷氣，以將硅合金層或硅單質材料厚度化學地結合到結區270、280的表面，以在其中形成結。在一備選實施例中，這可通過用丙硅烷以及下面提到的相同的合金和摻雜物先驅氣體作為硅先驅的非選擇性淀積來實現。
[0054]在一些工序中，淀積在300mm外延UHV CVD冷壁單晶圓反應器中執行。形成材料370、380的適當的溫度包括室溫或500到800°C之間的溫度，以及在300E-3托到7E-3托之間的壓力(例如，3E-3、3.5E-3、4E-3、4.5E-3、5E-3、5.5E-3、6E-3、6.5E-3 或 7E-3)下。在一些例中，通過以7標準立方厘米每分鐘(SCCM)到20SCCM引入乙硅烷以及以10SCCM到300SCCM引入甲基甲硅烷，來形成材料370、380 ο例如，厚度T4和/或T5可為1000埃和1500埃之間的厚度，例如1050、1100、1150或1200埃的厚度。
[0055]材料370、380可在形成期間被摻雜和/或在形成后被摻雜。在一些實施例中，當硅先驅流被伴隨鍺烷、甲基甲硅烷、乙炔、乙硼烷、氯化硼、膦、胂和/或銻化氫時，材料370和/或380可在淀積期間形成合金或被摻雜。例如，在形成的期間或之后，材料370、380可例如用硼和/或鋁進行摻雜以形成具有正電荷的P型結材料。在一實施例中，材料370和材料380可在結區270、280中作為硼和/或鋁摻雜的外延晶體硅-鍺合金材料來形成，然后用另外的硼和/或鋁進行后續摻雜。
[0056]作為可選的方案，在形成期間和/或之后，材料370、380可用例如磷、砷和/或銻進行摻雜以形成具有負電荷的N型結材料。在一實施例中，材料370、380可以是在結區270、280中形成并用另外的磷、砷和/或銻后續摻雜的硅碳合金外延晶態材料。
[0057]如此，材料370、380可為用于p-MOS的(Sis(Ge)1-X:(B，A1)以及用于n-MOS的SixCpx:(P,As,Sb)。在形成材料370、380后，裝置300可被熱處理，例如退火。
[0058]此外，根據實施例，結區270、280的形成以及材料370和材料380的形成、淀積或生長可在同一室中、在同一反應器中、在相同壓力下、在相同溫度下、在同一環境下和/或在室或反應器中，在不破壞室或反應器的密封或真空的條件下進行。該工序由一組初始的蝕刻氣體流以及之后的一組淀積氣體流組成。因此，形成材料370、380可與形成結區270、280在原處(in-situ)進行。不難理解，在淀積材料370、380的同一室中形成結區270、280，可減少不希望有的雜質，其中包括在結區270、280以及材料370、380的表面中的碳、氧和氮。用于形成結區270、280以及用于形成材料370、380的適合的室包括上述用于形成結區270、280的室。
[0059]例如，適于在同一室形成結區270、280和形成材料370、380的室包括CVD室、ALD室、UHV CVD室、RT CVD室、RPCVD室、MBE室、“批處理”UHV CVD室、冷壁UHV CVD室、氣壓(AP)CVD室、低壓(LP)CVD室或組合這些室或反應器的一個或多個的功能的室反應器。淀積模式可為選擇性的或非選擇性的。此外，形成結區270、280和淀積材料370、380可在同一真空中的同一室中進行(例如，在不打開室、不打開室的密封或不將室的內部暴露于室外空氣的條件下進行)。例如，結區270、280以及材料370、380可在壓力為1E-4托到1000托之間(例如，在IE-3、1Ε-2、0.1、1.0、10、100或1000托的一位小數范圍內的壓力上)的室中，在不打開室、不打開室的密封或不將室的內部暴露于室外的空氣中的條件下形成。
[0060]在一例中，在UHV CVD室(例如，300mm外延UHV CVD冷壁單晶圓反應器)中，進行如下工序:執行原處凹陷源漏蝕刻(例如，在結區270、280進行)，緊接著淀積源漏材料(例如，材料370、380的淀積)。該工序使用一組蝕刻氣體和一組淀積氣體來形成具有刻面220和230的結區，然后選擇性淀積硅或硅合金材料，以在那些刻面上形成結。此外，在蝕刻和/或淀積工序中可用氫氣(H2)和/或氮氣(N2)作載氣。可知，材料370、380的淀積可緊隨區270、280的蝕刻后進行，例如作為對裝置200的處理的下一操作，在室的密封或真空打開前發生，在區270、280中形成凹槽的30分鐘內發生和/或在室“排出”形成區270、280的蝕刻劑或氣體后發生。
[0061 ] 在一例中，使用氣流在5到10SCCM之間的純氯氣持續10到300分鐘之間(例如，30、40、50、60、70、80、90、100或120分鐘)的期間的蝕刻工序來形成區270、280。在排出純氯氣之后進行淀積工序，以在同一室中、在不將室的內部暴露于External空氣的條件下在區270、280中形成材料370、380。
[0062]淀積工序可包括用氣流為7到20SCCM之間的乙硅烷和氣流為10到30SCCM之間的甲基甲硅烷進行10到200秒之間(例如，10、15、20、25、30、35、40、45、50、60、70、80或90秒)的期間，然后在5秒期間排出乙硅烷和甲基甲硅烷，在排出期間之后，以5到15SCCM之間的氣流引入純氯氣，持續 10到 200秒之間(例如，10、15、20、25、30、35、40、45、50、60、70、80或 90秒)的期間。然后在5秒期間排出氯氣。引入乙硅烷、甲基甲硅烷和后續的氯蝕刻被重復進行50到100次之間的次數(例如，重復70次、75次、80次、85次或50到100次之間的其他次數)來形成材料370、380。
[0063]在一例中，在300毫米(mm)晶圓UHV CVD冷壁單晶圓反應器中，凹陷源漏蝕刻和源漏材料淀積在原處進行。首先，通過以5標準立方厘米每分鐘(SCCM)到10SCCM之間的氣流流入室中的純氯來蝕刻襯底120的一些部分達一小時，與此同時反應器被保持在650攝氏度的溫度上。結區270、280形成到1000埃的深度。
[0064]下一步，緊接著蝕刻(例如，在排出氯蝕刻劑和淀積材料370、380之間不進行其他處理)進行標準MOS集成，在區270、280中形成材料370、380，與此同時反應器保持在650攝氏度的溫度上。例如，通過在30秒期間以7到20SCCM之間的氣流弓丨入純乙硅烷并以1到30SCCM之間的氣流引入H2中10 %的甲基甲硅烷，形成或淀積材料370、380，然后在5秒期間排出。在排出期間之后，以5到15SCCM之間的氣流引入純氯氣，持續30秒的期間，然后在5秒期間排出。
[0065]將引入乙硅烷和甲基甲硅烷、排出、引入氯、排出的順序重復75次，形成具有I原子％的(:和厚度為1100埃的S1-C合金材料厚度370、380。此外，不難理解，反應器的密封或真空可在75次反復執行期間保持完好。同樣，可在75次反復執行期間保持室的壓力和650攝氏度的溫度。
[0066]如此，材料370、380可作為具有0.1 %原子到2 %原子之間(例如，I % )的碳和1100埃厚的S1-C合金外延厚度來形成。作為可選的方案，材料370、380也可由具有10%原子到40%原子之間(例如，20%)的Ge和1100埃厚的SiGe合金來形成。
[0067]不難理解，通過用上述工序和/或在同一室中在不破壞室的真空或密封條件下形成結區270、280和材料370、380，形成結區270、280中沒有界面污染的很高質量的外延膜結區材料370、380和用于提高電子或空穴迀移率和提高驅動電流的應變溝道，至少用如下四種方法:
[0068]1.由于純度高，刻面220和230可以是結部位的外延材料的輪廓分明的高質量界面。例如，上述的在單個室中形成區270、280(包含刻面220和230)并形成材料370、380，可減少由于最初的襯底-外延層界面位置處(例如，在刻面220和230與材料370、380之間)的雜質(例如，通過減少界面中的碳、氮、氧的量)污染產生的界面電阻，從而產生較好的界面控制、較低的RExternai和較高的驅動電流。同樣，這樣的形成工序可減少材料370、380中的界面雜質污染，允許材料370、380中較高的摻雜物(例如，硼、鋁、磷、砷和/或銻)濃度，并提供源/漏區自身的較低電阻，從而產生較好的界面控制、較低的RExt_ai和較高的驅動電流。
[0069]2.源-漏凹槽與刻面220、230成接近54°角的形狀提供最優的電流分布。例如，如前所述形成的刻面220、230的角度、排列和平面特性可提供最優的尖端形狀和方向，允許電流在整個刻面和尖端(例如，在材料370、380與溝道區之間的電流流動)更均勻、容易地分布(例如，以較高的總體量級或量值)，從而使溝道區與材料370、380之間的區域(即尖端區)電阻較低，導致較低的RExt_ai和較高的驅動電流。
[0070]3.刻面220和230形成接近54°角還提供了對摻雜物超限的最大抵抗，摻雜物超限會導致溝道下面短路及短溝道效應。凹槽和尖端區376和486可置于更接近溝道處，而不用擔心短溝道效應和短路。
[0071]4.存在界面污染時，因形成錯合斷層產生的應變松弛被增強。本發明允許在沒有松弛的淀積膜中使用較高的應變。例如，如前所述，在單個室中形成區270、280 (包括刻面220、230)并形成材料370、380，可為材料370、380中有較高的鍺或碳濃度創造條件，從而在溝道中產生較大的應變量，在晶體管使用期間引發較高的載流子迀移率和驅動電流。
[0072]此外，當通過上述工序形成結區270、280和材料370、380時，在結/襯底界面(例如，在材料370、380與襯底120的阱124之間的界面)處的原生氧化物的累積減少;那些界面處的碳、氧和/或氮的污染減少；不必需要濕清理(例如，不必需要清理所需的處理排隊時間限制)；減少了處理期間所需的工具類型數量;降低了嵌套區中的負載;產生了具有(I，1，I)刻面的平坦、光滑和適當定向的尖端剖面(例如，尖端376和386);由于結區內來自p-MOS的(SixGe1-x):B，Al和來自n_M0S的(SixC1J:P，As，Sb的應變，提高了溝道中的電子和/或空穴迀移率；由于允許高摻雜物(例如，在外延淀積期間和/或之后進行的結中的磷或硼摻雜以形成ρ-MOS的(SixGe1-x):B，Al和n_M0S的(SixCpx):P，As，Sb)濃度，降低了RExtemai。
[0073]此外，上述概念可用于形成具有在隔層下但不在柵電極下延伸的結區(例如，源漏區)的晶體管。在這種情況下，可鄰近結區在柵電極下形成尖端摻雜部(例如，摻雜的襯底材料)。例如，圖3B表示在具有尖端摻雜部的結區中形成材料厚度而形成結之后的圖2的襯底。圖3B示出在隔層112、114下但不在柵電極190下延伸的結區270、280(例如，源漏區)。還示出，尖?而慘雜部354、364(例如，經慘雜的襯底材料)可鄰近結區在棚■電極下形成。尖?而慘雜部354、364可采用業內的標準工藝形成，例如在襯底120形成期間或之后摻雜襯底120。具體地說，為形成阱124，上表面125可用硼和/或鋁摻雜而形成p-MOS晶體管的P型尖端摻雜部。在摻雜襯底120的表面而形成尖端摻雜部的P型材料之后，P型材料的一些部分可被去除或蝕刻而形成結區270、280，如前面圖2所示。因此，如圖3Β所示，刻面320和330可被描述成具有由在柵介質層下表面以下形成的淀積材料制成的尖端(例如，尖端摻雜部)。
[0074]類似于圖3A，圖3B示出材料370可導致朝向襯底120在上表面125下的部分的壓縮應變374，而材料380可導致朝向襯底120的相同部分的壓縮應變384。因此，在尖端摻雜部354和364之間的襯底120的溝道中，應變374可導致壓縮應變392而應變384可導致壓縮應變394 ο不難理解，壓縮應變392、394可以是刻面220、230與尖端摻雜部354、364之間的、足以提高材料370、380與尖端摻雜部354、364之間的載流子迀移率(例如，阱124的溝道中的空穴迀移率)的應變。
[0075]在另一例中，材料370、380可導致裝置300的溝道中的拉伸應變(例如，若將應變374、384、392和394的方向反向)。此例中，裝置300的溝道中的拉伸應變(這里裝置300是n-MOS器件)可以是刻面220、230與尖端摻雜部354、364之間的、足以提高材料370、380之間的載流子迀移率(例如，阱124的溝道內的電子迀移率)的應變。
[0076]例如，圖4示出典型的CMOS結構。圖4示出具有p-MOS器件的CMOS器件400，例如前面參照圖3A和3B描述的裝置300的p-MOS實施例，以一般的方式連接到n-MOS晶體管器件478。襯底120包含與η型阱124有關的用于形成CMOS器件400的P型阱422，結果，P型阱422是在襯底120的第二區域上形成的n-MOS晶體管器件478的構成部分，它界定鄰近η型阱124的襯底120的不同的第二界面表面425。具體地說，例如，通過使η-MOS器件478用本文描述的電絕緣材料130與p-MOS裝置300電隔離，η-MOS器件478可鄰近p-MOS裝置300形成。而且，η-MOS器件478可包含在柵電極490下的柵介質層444以下的N型結470、480之間的溝道。還示出具有隔層412、414的η-MOS器件478 ^-MOS器件478可以是前面參照圖3A、3B描述的裝置300的n-M0S實施例。因而，CMOS器件400具有地GND、輸入電壓Vin、輸出電壓Vciut和偏置電壓Vdd。
[0077]根據實施例，例如在晶體管器件形成期間，前面參照圖1-4描述的工藝和工序可結合或不結合于將晶態材料外延厚度均厚或非選擇性淀積到結區中而在柵電極之上形成結和非晶態材料共形厚度的工序。例如，前面參照圖1-4描述的工藝和工序可結合或不結合于下文參照圖5-12描述的工序和器件。
[0078]圖5是示意表示具有阱、柵介質層、柵電極和具有尖端區的結區的襯底部分的截面圖。圖5示出的裝置500包括在阱524以上的襯底505的上表面525上形成的柵介質層544。柵電極590在柵介質層544上形成，并具有在其側表面上形成的隔層512和514。蝕刻掩模542形成在柵電極590上。圖中還示出將阱524與外圍區528電隔離的電絕緣材料510。如圖所示，柵電極590鄰近結區570、580。上述裝置500及其部件還可被進一步處理，例如在涉及一個或多個處理室的半導體晶體管制作工序中進一步處理，以成為P-MOS或η-MOS晶體管的構成部分(例如，成為CMOS器件的構成部分)。
[0079]圖5的特征可與上述圖1的特征相對應或不相對應(所謂“對應”，例如是:具有對應的或類似的特征、材料、摻雜、寬度、長度、深度、厚度和功能;在對應的室或反應器中形成；和/或通過對應的或類似的工序形成)。如前所述，例如圖5中，襯底505可對應于襯底120，蝕刻掩模542可對應于蝕刻掩模142，隔層512、514可對應于隔層112、114，寬度W51可對應于寬度Wl，寬度W52可對應于寬度W2，上表面525可對應于圖1中的上表面125。
[0080]此外，在圖5中，阱524可對應于前面參照圖1的阱124描述的η-MOS晶體管的P型阱。具體地說，為形成阱524，上表面525可用硼和/或鋁摻雜以形成η-MOS晶體管(例如，CMOS器件的η-MOS器件)的P型阱。如此，講524可以是適于形成η-MOS晶體管器件的“溝道”的材料。例如，晶體管器件溝道可限定為在上表面525下并在結區570、580之間的阱524的材料的一部分或在其中形成的結。
[0081]并且，在圖5中，材料510可對應于材料130，外圍區528可對應于圖1中的外圍區128。具體地說，材料510可以是在n-MOS器件的P型阱(例如，其中阱524具有P型阱)與襯底505的其他區之間形成的、將P型阱與其他區(例如，這里其他區之一528是襯底505中的P-MOS器件的η型阱)電隔離的淺溝槽隔離(STI)。
[0082]其次，圖5的柵介質層544可對應于上述圖1的柵介質層144。例如，柵介質層144可具有對裝置500適合的η型功函數，例如這里裝置500是n-MOS器件。
[0083]而且，圖5中，柵電極590可對應于上述圖1中的柵電極190。如此，柵電極590可用磷、砷和/或銻摻雜以形成具有負電荷的η型電極材料(例如，對于可為CMOS器件的構成部分的n-MOS器件)。柵電極590可具有適于p-MOS或n-MOS器件的厚度，例如當裝置500是n-MOS器件時。柵電極590可具有與η-MOS器件的柵電極相適合的功函數(例如，這里裝置500是n-M0S器件)。
[0084]圖5示出結區570，例如在鄰近柵電極590的襯底505表面處形成的凹槽和在柵介質層544的下表面以下形成的源-漏凹槽。同樣，圖5示出結區580，例如在鄰近柵電極590的襯底505表面處形成的凹槽，以及在柵介質層544的下表面以下形成的源-漏凹槽。
[0085]圖5的阱524和襯底505的一些部分可被去除，以在襯底505中鄰近柵電極590處形成凹槽(例如結區570、580)。例如，鄰近柵電極590的結可通過將結材料形成或淀積到結區570、580中來形成。這樣的去除可包括前面針對形成圖2的結區270、280描述的“源-漏凹槽”蝕刻，使結區570、680在柵介質層544下延伸。
[0086]結區570定界于襯底表面522(例如，結區570的基表面)、刻面520和尖端區576。尖端區576在刻面520和柵介質層544的下表面之間。同樣，結區580定界于襯底表面532、刻面530和尖端區586。尖端區586在刻面530和柵介質層544的下表面之間。
[0087]根據實施例，尖端區576和586可在隔層512、隔層514和/或柵電極590下延伸。例如，尖端區576和586可沿著柵介質層544的下表面下的上表面525延伸等于寬度W52的寬度到小于寬度W52的寬度，例如大于零的寬度。因此，刻面520和530可接觸鄰近襯底505的上表面525的柵介質層544的下表面，在刻面520、530之間的上表面525下形成溝道(例如，在裝置500中形成的晶體管溝道)，其中刻面520、530可各自在柵介質層544下延伸從零到寬度W52的一半的距離。如此，可去除襯底505的一些部分以形成刻面520、530，它們接觸并在柵介質層544的下表面下延伸而接觸隔層512、隔層514和/或柵電極590下的柵介質層544的下表面。
[0088]結區570和/或580可稱為“源/漏區”或“擴散區”。還有，當在結區570、580中形成、淀積或生長適當的材料時，所產生的材料可稱為“結”、“源”、“漏”或“擴散區”。
[0089]用于蝕刻結區570、580的適合的室包括前面針對形成柵介質層144提到的那些室。具體地說，用于蝕刻結區570和/或580的適合的室包括CVD室、ALD室、UHV CVD室、RT CVD室、RPCVD室、MBE室、“批處理” UHV CVD室、冷壁UHV CVD室、氣壓(AP)CVD室、低壓(LP)CVD室、蝕刻室、高純度高氣流氫氣(H2)凈化反應器、氯氣(Cl2)蝕刻室、丙硅烷淀積反應器、乙硅烷淀積反應器，或組合了這些室或反應器的一個或多個功能的室反應器。
[0090]如前所述，在圖5中，結區570、580可對應于或不對應于結區270、280，表面522、532可對應于或不對應于表面222、232，刻面520、530可對應于或不對應于刻面220、230，以及尖端區576、586可對應于或不對應于圖2的尖端區276、286。具體地說，在圖5中，結區570、580可通過或不通過前面針對結區270、280描述的氯蝕刻或其他蝕刻來形成。同樣，將材料淀積到圖5的結區570、580中可在與結區570、580形成或蝕刻的同一室中發生或不在同一室中發生。其次，圖5的刻面520、530可相對于表面522、532形成或不形成類似于圖2所示的角度Al和角度A2的角度。
[0091]圖6示意表示在結區中形成晶態材料厚度和在柵電極上形成非晶態材料厚度之后的圖5的襯底。圖6示出在蝕刻掩模542、隔層512、514、柵電極590和柵介質層544之上形成的具有非晶態材料的共形厚度610的裝置600。文中，蝕刻掩模542、隔層512、514、柵電極590和柵介質層544可稱為“柵結構”(例如，裝置500的柵結構)。如圖所示，共形厚度610在蝕刻掩模542上具有厚度T610，在隔層512旁具有厚度T612，在隔層514旁具有厚度T613。
[0092]圖6還示出結區570中具有厚度T620的晶態材料外延厚度620。同樣，外延厚度630在結區580中形成并具有厚度T630。根據實施例，厚度610(例如，如非晶態層)和外延厚度620、630可“同時”形成，例如在同一期間，通過在裝置500上利用均厚淀積和/或利用非選擇性淀積來淀積那些材料而形成裝置600的厚度610、620、630。并且，在同時形成期間，形成共形厚度610的速率可高于形成外延厚度620、630的速率。
[0093]例如，共形厚度610與外延厚度620、630可通過晶態和非晶態材料的非選擇性或“均厚”化學氣相淀積(CVD)來形成。可以預期，外延厚度620、630可為晶格間距不同于襯底505的晶格間距的硅合金或硅元素材料。在一些實施例中，厚度620、630可以是具有導致襯底505中的拉伸應變的尺寸、厚度和晶格間距的晶態磷和/或硅-碳合金材料的外延厚度。還可預期，在形成期間或之后，厚度620、630可用磷、砷和/或銻來摻雜，例如為形成具有負電荷的η型材料。因此，厚度620和厚度630可導致裝置600的溝道中的拉伸應變，例如上表面525下和結區578、580之間的襯底505的溝道區域。
[0094]共形厚度610可以是用于形成厚度620、630的相同硅合金或硅元素材料的非晶態材料。具體地說，共形厚度610可以是形成厚度620、630的相同材料的共形厚度，而不是外延厚度。共形厚度610也可以是沒有確定原子排列的非晶態層，與厚度620、630的非傳統則的原子排列的晶態材料相反。并且，共形厚度610的晶格間距可不同于材料蝕刻掩模542、隔層512、514、柵電極590和/或柵介質層544(例如，裝置500的柵結構)的晶格間距。因此，共形厚度610可導致柵電極590和/或裝置500的柵結構的其他部件中的拉伸應變。
[0095]例如，厚度610、620、630可由在晶體管(例如，在裝置500上淀積的)的有效面積上進行均厚或非選擇性淀積的硅-碳合金膜形成(例如，其中裝置600是或將成為n-MOS晶體管或器件)。淀積可以使用淀積溫度低于550°C(例如，450、500或550°C的溫度)的丙硅烷、甲基甲娃燒和氫氣(例如H2載氣)的化學氣相淀積(CVD)。在這樣的環境下，外延厚度620、630表現為在暴露的硅或結區570、580的表面上外延。具體地說，外延厚度在表面522、刻面520、表面532和刻面530上形成。作為可選的方案，也可在該環境下，在蝕刻掩模542、隔層512、514、柵電極590和柵介質層544(例如，裝置500的柵結構)的絕緣層、氧化層或氮化層上形成非晶態厚度。作為厚度620、630形成的外延晶態材料可在淀積而形成η型負電荷材料期間或之后用磷或砷在原處摻雜。
[0096]根據實施例，厚度610、620、630可通過以25毫克每分鐘(11^/111；[11)到20011^/111；[11引入丙硅烷，通過引入15標準立方厘米(SCCM)到45SCCM的一甲基甲硅烷，以及通過引入400SCCM至IJ800SCCM之間的PH3(例如，通過引入氫氣(H2)載氣中I %的PH3)來形成。在另一例中，厚度610、620、630的形成可包括引入50到100mg/min之間的丙硅烷、30SCCM的一甲基甲硅烷和600SCCM的PH3。
[0097]在一實施例中，在單晶圓300mmRT CVD反應器中，20SCCM的丙硅烷、30SCCM的一甲基甲硅烷、20SLM的H2的化學物質在550°C及15托壓力下持續12分鐘，產生具有3E20/cm3的全替代碳濃度的500納米硅-碳合金膜，作為外延厚度620、630。非晶態材料的共形厚度610在不與結區570、580的表面接觸的區域(例如，不與表面522、532或刻面520、530接觸的區)中形成。如此，共形厚度610可在蝕刻掩模542、隔層512、514、柵電極590和/或柵介質層544上形成。在表面522、532及刻面520、530上形成晶態材料的一個原因是，在這些表面上，硅通過外延擴展現有晶格而持續生長。然而，因為沒有現有硅晶格支持蝕刻掩模542、隔層512、514、柵電極590和柵介質層544的表面上的生長，所以在這些表面上形成的材料具有非晶態性質。
[0098]在一些實施例中，外延厚度620、630可以是或包括具有0.13 %到2.0 %之間的取代-碳濃度的硅材料。并且，在一些實施例中，外延厚度620、630可以是或包括具有5E13原子每立方厘米(原子/cm3)到5E20原子/cm3之間的磷濃度的娃材料。例如，外延厚度620、630可以是具有0.13%到2.0%之間的取代-碳濃度以及具有5E13原子每立方厘米(原子/cm3)到5E20原子/cm3之間的磷濃度的娃合金或娃單質材料。
[0099]通常，當在晶體管(例如，在裝置500上淀積的)的有效面積上繼續進行均厚或非選擇性淀積時，厚度610、620、630可這樣形成，在厚度620、630延伸到尖端區中和/或延伸到柵電極的下表面之前，厚度610已延伸到那些位置。具體說，若前面參照圖6描述的淀積工序繼續進行，厚度T612和T613可能將繼續增長而厚度610的非晶態材料將延展到尖端區576、586中(見圖5)和/或延展到柵介質層544的下表面BI或下表面B2(見圖7)。在尖端區中和/或在柵電極的下表面上有厚度610的非晶態材料會限制晶體管的性能。此外，在厚度620、630已形成到表面525以上的高度后，蝕刻掉或去除尖端區中和/或柵電極的下表面上的厚度610的非晶態材料，會使形成的器件不能正常工作。
[0100]然而，根據實施例，外延厚度610、620、630可在進一步淀積材料以擴展厚度610、620、630之前進行后向蝕刻(etched back)。例如，圖7示出在去除晶態材料厚度和非晶態材料厚度之后的圖5的襯底。圖7示出在將共形厚度610和外延厚度620、630去除某一厚度之后的裝置700(如對應于裝置600的裝置)。例如，共形厚度610的非晶態材料以及外延厚度620、630的晶態材料可在處理(例如形成共形厚度710以及外延厚度720、730的蝕刻處理，如圖7所示)期間同時被去除。共形厚度710在蝕刻掩模542上具有厚度T710，在鄰近隔層512處具有厚度T712，在鄰近隔層514處具有厚度T713。同樣，外延厚度720具有厚度T720，而外延厚度730具有厚度T730。根據實施例，去除或蝕刻外延厚度720、730的速率可慢于去除或蝕刻共形厚度710的速率。例如，可選用蝕刻厚度720、730的晶態材料的速率比蝕刻厚度710的非晶態材料的速率低的蝕刻化學物質。因此，厚度710、720、730的去除可繼續進行，直到厚度710的剩余垂直厚度小于厚度720、730的剩余厚度。具體地說，厚度T710可小于厚度T720或厚度T730。然而，也可預期，厚度T710等于或大于厚度T720和/或厚度T730。
[0101]此外，根據實施例，厚度710的形成可包括充分去除厚度610的厚度，使得在厚度710上后續形成或淀積的共形材料的不會延伸到或低于柵介質層544的下表面BI或下表面B2。例如，厚度T712和厚度T713可足夠薄，使得在厚度710上后續淀積的共形厚度或非晶態材料不延伸到或低于下表面BI和B2。
[0102]厚度T720和/或厚度T730可以是0.5納米(nm)到2nm之間(如0.8、0.9、0.95、1.0、I.05、I.1、I.15、I.2、I.3或I.4nm)的晶態材料厚度厚度。具體地說，形成厚度610、620、630和去除其中的厚度以形成厚度710、720、730的凈作用，可限定約1.05埃每秒(例如，1011111每分鐘)的外延厚度720、730形成速率。類似的凈作用可能在厚度710的橫向上發生，而在豎向(例如，在厚度T710的方向)上可能略大。
[0103]此外，在實施例中，厚度610、620、630的厚度去除可按一定速率進行并持續一段時間或使用蝕刻劑，使得厚度T712和T713小于厚度T720或厚度T730。
[0104]例如，去除厚度610、620、630的厚度的蝕刻可包括用氫氯酸、氯氣或其他適當的蝕刻劑或氣體進行蝕刻。具體地說，這樣的蝕刻可包括用氣流為100SCCM到200SCCM之間(如氣流為140、145、150、155或160SCCM)的氫氯酸進行蝕刻。還可預期，可使用干阻蝕刻、氯蝕刻、CF4、等離子體、濺射和/或其他能夠去除厚度610、620、630的厚度的蝕刻化學物質或氣體。
[0105]此外，根據實施例，形成厚度610、620、630并去除其中的厚度而形成厚度710、720、730的工序可在同一室或反應器中，在不破壞室或反應器的密封、真空、壓力、環境和/或在不將室或反應器的內部暴露于External空氣的條件下進行。如此，去除材料厚度而形成厚度710、720、730可與形成厚度610、620、630在原處進行。具體地說，可在相同壓力下、相同溫度下、相同環境中和/或在同一室或反應器的密封或真空中，同時進行這些厚度的形成和去除。例如，用于在同一室中形成厚度610、620、630以及去除其中的厚度而形成厚度710、720、730的一些適合的室包括:CVD室、ALD室、UHV CVD室、RT CVD室、RPCVD室、MBE室、“批處理”UHV CVD室、冷壁UHV CVD室、氣壓(AP)CVD室、低壓(LP)CVD室、蝕刻室、高純度高氣流氫氣(H2)凈化反應器、氯氣(Cl2)蝕刻室、丙硅烷淀積反應器、乙硅烷淀積反應器或組合這些室或反應器的一個或多個的功能的室反應器。還有，適當的室包括:進行硅、硅合金和/或硅單質材料的外延厚度淀積的室;淀積非晶態材料的共形厚度的室;淀積晶態材料的室，形成均厚或非選擇性淀積的室;形成選擇性淀積的室;淀積慘雜材料的室;淀積娃錯(SiGe)的室;和/或用于淀積硅-碳合金(SinCx)材料的室。
[0106]在一些實施例中，形成厚度610、620、630和去除其中的厚度可在同一CVD室中，在500到750°C之間的溫度下(例如，在500、550、600、650、700或750°C的溫度下)，以及在12到18托之間的壓力下(例如，在12、13、14、15、16、17或18托的壓力下)發生。同樣，形成厚度610、620、630以及去除其中的厚度可在同一CVD室中，在1E-4到1000托之間的壓力下(例如，在^-3、^-2、0.1、1.0、10、100或1000托的一位小數點的范圍內的壓力下)發生。在有些情況下，形成厚度610、620、630和去除其中的厚度可在同一CVD室中，在3E-3托到7E-3托之間(例如，3E-3、3.5E-3、4E-3、4.5E-3、5E-3、5.5E-3、6E-3、6.5E-3或7E-3)的壓力下發生。此夕卜，在形成和去除期間，可以有10標準公升每分鐘(SLM)到30SLM之間的氫氣(H2)環境流(ambient flow)。
[0107]在一些實施例中，前面參照圖6、7描述的形成、淀積或生長厚度610、620、630和然后去除或蝕刻厚度610、620、630，可描述為淀積/去除順序的一個反復執行或多個反復執行過程。如此，圖6、7的反復執行即淀積/去除順序可重復進行。
[0108]例如，圖8示出在結區中形成后續晶態材料厚度和在柵電極上形成后續非晶態材料厚度之后的圖7的襯底。圖8示出裝置800，例如在厚度710上再形成或再淀積另外的非晶態材料共形厚度而形成厚度810，在厚度720上再淀積或淀積另外的晶態材料外延厚度而形成厚度820，以及在厚度730上再淀積或淀積另外的晶態材料外延厚度而形成外延厚度830之后的裝置700。如此，共形厚度810的厚度T810可厚于T610或T710。同樣，厚度T812可厚于T712或T612。同樣，厚度T813可厚于T713或T613。
[0109]同樣，外延厚度820的厚度T820可厚于T720或T620。同樣，外延厚度830的厚度T830可厚于T730或T630。
[0110]可以預期，共形厚度810的材料可通過處理而形成，具有其功能，并導致上述的相對于共形厚度610的應變。同樣，外延厚度820、830與材料相適應，可通過處理而形成，可導致應變，并具有相對于外延厚度620、630上述的功能。
[0111]在形成裝置800后，厚度810、820、830的厚度可例如通過蝕刻來去除。例如，圖9示出在去除晶態材料厚度和非晶態材料厚度之后的圖8的襯底。圖9示出裝置900，例如在去除厚度810、820、830的厚度以形成非晶態材料的共形厚度910、晶態材料的外延厚度920以及晶態材料的外延厚度930之后的裝置800。因此，厚度910、920和930的材料、處理、功能和應變可對應于前面針對厚度710、720、730描述的那些。還可知，厚度810、820、830與厚度910、920和930之間的對比關系可對應于厚度610、620、630與厚度710、720、730之間的對比關系。具體地說，用于由裝置700形成裝置800及然后由裝置800形成裝置900的工序，可對應于那些前面描述的用于由裝置500形成裝置600及然后由裝置600形成裝置700的工序。
[0112]此外，根據實施例，用于形成裝置600、700、800和900的工序可例如在不破壞室的密封或真空的條件下在同一室中和/或在前面針對由裝置600形成裝置700描述的其他環境或條件下發生。因此，在反復執行淀積/去除的工序中，裝置600、700的形成可定義為第一反復執行，而裝置800、900的形成可定義為第二反復執行。這樣的反復執行可繼續進行，直到所要求的或所選的外延晶態材料厚度在晶體管器件的結區中形成。并且，這樣的反復執行可繼續進行，直到所要求的或所選的共形非晶態材料厚度在晶體管器件的柵結構上形成。在有些情況下，這樣的反復執行可反復進行5到10次(例如反復進行5次、6次、7次、8次、9次或10次)。
[0113]還可預期，這樣的反復執行可用淀積或去除工序(例如，對應于形成裝置600或裝置700的工序)來終止。同樣，上述反復執行的淀積或去除可在5秒到5分鐘之間的期間上發生，例如其中各淀積和/或去除工序在1秒、20秒、25秒、30秒、35秒、40秒、45秒、50秒、60秒或90秒的期間發生。
[0114]在一例中，厚度610、620、630的形成可與去除材料厚度在原處進行，以在CVD室中形成厚度710、720、730。首先，以50mg/min到100mg/min引入丙硅烷，以30SCCM引入一甲基甲硅烷，并以600SCCM引入PH3 (例如，H2中I %PH3)，該工序持續30秒，同時以20SLM的氣流將H2引入室中，將室保持在600到650攝氏度和15托的壓力下，從而形成或淀積出厚度610、620、630。
[0115]接著，厚度710、720、730在淀積厚度610、620、630之后“立即”形成(例如，在排出用于形成厚度610、620、630的淀積氣體和蝕刻厚度610、620、630以形成厚度710、720、730之間不進行其他處理)。例如，通過以150SCCM將HCl引入室中達30秒，同時以20SLM的氣流將H2引入室中，將室保持在600到650攝氏度和15托的壓力下，蝕刻厚度610、620、630，從而形成厚度710、720、730o
[0116]丙硅烷、一甲基甲硅烷和PH3的引入、排出以及然后HCl的引入這個順序被重復7次，以晶態材料厚度(淀積厚度減蝕刻厚度)約I.05埃/秒來形成厚度720、730。非晶態材料厚度710的厚度在橫向上是基本相同的(例如，厚度T712和T714)，但在豎向上的厚度略大(例如，厚度T710)。還可知，室的密封或真空可在7次反復執行期間保持完好。同樣，在7次反復執行期間，可維持以20SLM的氣流將出引入室中的條件，室被保持在600到650攝氏度之間的溫度和15托的壓力上。
[0117]如此，可重復共形厚度和外延厚度的形成和去除的反復執行，直到外延厚度的上表面高于上表面525，和/或直到外延厚度在襯底505中造成所選的應變。例如，圖10示出在結區中形成晶態材料厚度而形成結和在柵電極上形成非晶態材料厚度之后的圖9的襯底。圖10示出裝置1000，它具有在柵結構與結區570、580中的外延厚度1020、1030上的非晶態材料共形厚度1010。厚度1020具有高于上表面525的上表面1022，厚度1030具有高于上表面525的上表面1032。圖10還示出具有厚度T1020的厚度1020，以及具有厚度T1030的厚度1030。
[0118]不難理解，共形厚度1010可通過處理而由材料形成，具有一定功能并導致應變，如前面針對共形厚度610所描述的。同樣，外延厚度1020、1030可通過處理而由材料形成，具有一定功能和/或導致應變，如前面針對外延厚度620、630所描述的。例如，厚度1020、1030可以是足夠厚度和尺寸的晶態材料，該晶態材料的晶格間距不同于襯底505的新材料的晶格間距而導致襯底505中的應變，如裝置1000的溝道中的應變(例如，這里溝道可定義為襯底505在上表面525下和厚度1020、1030之間的部分)。并且，厚度1020、1030可以是足以導致襯底505中的拉伸應變的晶態磷和/或硅-碳合金材料的外延厚度。
[0119]具體地說，如圖10所示，厚度1020可導致遠離上表面525下的襯底505的一部分的拉伸應變1074，并且厚度1030可導致遠離襯底505的相同部分的拉伸應變1084。如此，在厚度1020、1030之間的襯底505的溝道中，應變1074可導致拉伸應變1092，應變1084可導致拉伸應變1094(例如，在裝置1000的溝道中的拉伸應變，或裝置1000為n-MOS器件)。根據實施例，拉伸應變1092和1094可為足以提高厚度1020、1030之間的載流子迀移率(例如，阱524的溝道中的電子迀移率)的應變。換句話說，襯底505中的溝道可處于拉伸應變下，該拉伸應變由厚度1020、1030中磷和/或硅-碳合金材料的晶格間距大于襯底材料的晶格間距造成。
[0120]并且，如前所述，與共形厚度610相比，共形厚度1010可導致裝置1000的柵結構中的拉伸應變，如柵電極590中的拉伸應變。
[0121]圖10還示出填充尖端區576的外延厚度1020和填充尖端區586的外延厚度1030。例如，厚度1020可與底BI和刻面520相接觸和/或原子結合。同樣，厚度1030可附著到和/或原子結合于底B2和/或刻面530。
[0122]還認為，厚度1020和厚度1030可在形成期間或之后用磷、砷和/或銻摻雜，以形成具有負電荷的η型材料。
[0123]例如，一旦足夠的或所選的材料厚度作為厚度1020、1030淀積或形成(例如，在反復執行的淀積或蝕刻之后)，就可去除共形厚度1010。如此，圖10的共形厚度1010可例如通過選擇性濕蝕刻來從裝置1000的柵結構中去除。此外，共形非晶態厚度(例如，上述的厚度610、710、810、910、1010)可作為阱區留在隔離材料(例如，材料510)上。這些共形非晶態厚度還可例如通過選擇性濕蝕刻來去除，從而產生具有提高的電子迀移率和驅動電流的拉伸應變N-溝道晶體管。
[0124]例如，圖11示出在去除非晶態材料后的圖1O的襯底。圖11示出裝置1100，例如在從裝置1000的柵結構中去除或蝕刻共形厚度1010后的裝置1000。例如，共形厚度1010可用在結區570、580(例如厚度1120、1130)中留下適當的外延材料厚度的蝕刻化學物質來進行選擇性或非選擇性蝕刻。在一些實施例中，從柵結構中蝕刻共形厚度1010包括蝕刻掉厚度1020、1030的5%到35%的厚度。如此，在從柵結構中蝕刻掉共形厚度1010之后，厚度1120、1130的厚度可為前面圖10所示的厚度1020、1030的厚度的75%、80%、75%或90%。同樣，上表面1122和1132可對應于前面圖10所示的上表面1022和1032。此外，厚度Tl 120和T1130可對應于前面圖10所示的厚度T1020和厚度T1030。
[0125]在去除厚度1010之后，剩下的晶體管(例如，裝置1100)可具有應變1174、1184、1192、1194，它們可對應于或在量級上大于圖10的應變1074、1084、1092和1094。還會理解至丨J，應變1174、1184、1192、1194可對應于或具有類同于圖10的應變1074、1084、1092和1094的方向。具體地說，應變1174、1184、1192、1194可對應于圖10的應變1074、1084、1092和1094或在其30%量級內和10度的方向范圍內。
[0126]如此，應變1174、1184、1192、1194可導致裝置1100的溝道中足夠的拉伸應變，以提高電子迀移率和驅動電流。此外，應變1192、1194可為單軸拉伸應變，該拉伸應變因外延厚度1120、1130中提高的磷和取代-碳濃度而產生。還有，外延厚度1120、1130中提高的磷摻雜可大于2E20cm3。具體地說，裝置1100可以是n-MOS晶體管，該晶體管在外延厚度1120、1130中具有足夠的提高的磷和取代-碳濃度以提高載流子迀移率并降低RExternal。總體上，由于載流子迀移率的增加和外延厚度1120、1130中薄層電阻的減少，類似于裝置1100的晶體管可具有改善的飽和電流和器件速度。
[0127]因此，裝置1100可以是CMOS器件的n_M0S器件。例如，圖12示出典型的CMOS結構。圖12示出具有n-MOS器件1202的CMOS器件1200(例如前面參照圖11描述的裝置1100的實施例)，它以典型方式連接到P-MOS器件1204。襯底505包括與用于形成CMOS器件1200的η型阱1224有關的P型阱524，這樣η型阱1224則是在襯底505的第二區域上形成的p-MOS晶體管器件1204的一部分，并界定鄰近P型阱524的襯底505的第二不同的界面表面1225。具體地說，例如，P-MOS器件1204用本文所述的電隔離材料510將p-MOS器件1204與η-MOS器件1202電隔離，從而在鄰近η-MOS器件1202處形成p-MOS器件1204。此外，p-MOS器件1204可包含在柵電極1290以下且在P型結1220、1230之間的柵介質層1244下的溝道。如圖所示，p-MOS器件1204具有隔層1212、1214。
[0128]圖12還示出壓縮應變1274、1284、1292、1294以及p-MOS器件1204。例如，結1220、1230導致朝向襯底505在上表面1225下的部分的壓縮應變1274、1284。如此，應變1274、1284可導致P-MOS器件1204的溝道中的壓縮應變1292、1294。不難理解，壓縮應變1292、1294可足以提高結1220、1230之間的載流子迀移率(例如，阱1224的溝道中的空穴迀移率)。具體地說，結1220、1230可由晶格間距大于襯底505的晶格間距的材料形成(例如，由SiGe形成，該SiGe可能用或沒用硼和/或鋁摻雜來形成P型正電荷材料)。最后，CMOS器件1200具有地GND、輸入電壓Vin、輸出電壓Vmjt和偏置電壓Vdd。
[0129]在上述說明中，描述了特定的實施例。然而，在不背離權利要求中陳述的實施例的較寬的精神和范圍的前提下，可對本發明進行各種修改和改變。因此，本說明書和附圖應視為解釋性的而非限制性的。
【主權項】
1.一種方法，包括: 去除鄰近柵電極的襯底的第一部分以形成第一結區，并去除鄰近所述柵電極的所述襯底的不同的第二部分以形成襯底中的第二結區；以及 在第一結區中和在第二結區中形成晶態材料的外延厚度； 其中，所述去除和形成在同一處理室中且不破壞處理室密封的狀態下進行。
【文檔編號】H01L21/02GK105895531SQ201610281969
【公開日】2016年8月24日
【申請日】2006年1月4日
【發明人】A.墨菲, G.格拉斯, A.韋斯特邁爾, M.哈滕多夫, J.萬克
【申請人】英特爾公司