一種有效增加pn結結面積的芯片結構及其制造方法
【專利摘要】本發明涉及一種可以有效增加PN結結面積的芯片結構及其制造方法，屬于半導體技術領域。其芯片結構包括芯片本體，芯片本體包括襯底層以及在襯底層其中一面或兩面同時摻雜形成與襯底層導電類型相反的重摻雜層，重摻雜層與襯底層相交處形成PN結，PN結裸露處覆蓋有鈍化層，芯片本體的上下表面均覆蓋有金屬層；所述PN結為若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結。本發明通過將原有的平面PN結設計為由多個具有U型結構構成的曲面結，在不增加原有芯片本體尺寸的前提下，有效增大了PN結的面積，從而在不增加制造成本的基礎上達到增大芯片額定電流的目的。
【專利說明】
一種有效増加PN結結面積的芯片結構及其制造方法
技術領域
[0001]本發明涉及一種芯片結構及其制造方法，特別是一種可以有效增加PN結結面積的芯片結構及其制造方法，屬于半導體技術領域。
【背景技術】
[0002]半導體芯片無論工作于正向還是反向狀態，其電流流過PN結均會導致芯片受熱引起溫升，而溫度正是半導體芯片發生熱擊穿失效的主要影響因素。為了防止芯片發生熱擊穿失效，一般都將芯片的工作結溫限制在低于120°C以下。
[0003]芯片的正反向額定工作電流均根據其額定工作結溫所確定，一旦芯片的尺寸確定，則意味著芯片PN結的結面積確定，流過該單位結面積的額定電流密度也就確定下來。若想增大芯片的額定工作電流，但又不能增大單位面積的額定電流密度而使得工作結溫超額定值，則現有做法是通過增大芯片的尺寸來實現，增大芯片的尺寸，也就是增大了 PN結的結面積，這種現有做法帶來的是芯片成本的大幅度增加。
【發明內容】
[0004]本發明的目的是在不增大芯片尺寸的前提下，提供一種可有效增加PN結結面積的芯片結構，芯片制造成本無需增加。
[0005]為了實現上述目的，本發明所采用的技術方案為:
一種有效增加PN結結面積的芯片結構，包括芯片本體，芯片本體包括襯底層以及在襯底層其中一面或兩面同時摻雜形成與襯底層導電類型相反的重摻雜層，重摻雜層與襯底層相交處形成PN結，PN結裸露處覆蓋有鈍化層，芯片本體的上下表面均覆蓋有金屬層;所述PN結為若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結。
[0006]所述芯片本體的上表面設有凸臺，凸臺表面等距間隔設有若干凹坑，PN結裸露于凸臺的側面，凸臺的側面以及凸臺邊緣覆蓋有鈍化層。
[0007]所述芯片本體的上表面和下表面均設有凸臺，上表面凸臺和下表面凸臺的表面對稱設有等距間隔的若干凹坑，第一 PN結裸露于上表面凸臺的側面，第二 PN結裸露于下表面凸臺的側面，上表面凸臺的側面以及凸臺的邊緣覆蓋有鈍化層，下表面凸臺的側面以及凸臺的邊緣覆蓋有鈍化層。
[0008]所述凹坑的橫截面形狀為方形或圓形或六邊形或環形。
[0009]所述芯片本體的上下表面均為平面結構，PN結裸露于其中一個表面上。
[0010]所述芯片本體的上下表面均為平面結構，第一PN結裸露于上表面，第二 PN結裸露于下表面。
[0011]本發明同時還提供上述芯片結構的制造方法，其中芯片表面設有凸臺的芯片結構，其制造方法依次包括以下內容:
步驟1:在芯片本體的上表面用帶凹坑圖形的掩膜版光刻，開設出凹坑的蝕刻窗口，或是在芯片本體的上下表面同時用帶凹坑圖形的掩膜版光刻，開設出凹坑的蝕刻窗口； 步驟2:在芯片本體的表面蝕刻出凹坑圖形，使其深度不超過15微米；
步驟3:去除芯片本體上的光阻劑，在蝕刻出凹坑的一面或有凹坑的上下兩面均勻摻雜與襯底層導電類型相反的雜質，通過擴散形成PN結，使PN結的結深不超過20微米；
步驟4:按現有工藝完成芯片的鈍化和金屬化操作。
[0012]其中芯片表面為平面結構的芯片，其制造方法依次包括以下內容:
步驟1:在芯片本體的上表面或上下表面同時進行局部摻雜，所摻雜的雜質濃度高于襯底層的雜質濃度，且導電類型與襯底層相反，并通過第一次擴散形成深度較淺的PN結；
步驟2:在上述擴散好的上表面或上下表面同時進行二次摻雜，所摻雜的雜質濃度高于襯底層的雜質濃度，且導電類型與襯底層相反，并通過第二次擴散形成最終深度的PN結，PN結的結深不超過1微米；
步驟3:按現有工藝完成芯片的鈍化和金屬化操作。
[0013]本發明通過將原有的平面PN結設計為由多個具有U型結構構成的曲面結，在不增加原有芯片本體尺寸的前提下，有效增大了PN結的面積，從而在不增加制造成本的基礎上達到增大芯片額定電流的目的。
[0014]以下通過附圖和【具體實施方式】對本發明做進一步闡述。
[0015]【附圖說明】:
圖1為本發明實施例一的側面結構示意圖；
圖2為本發明實施例二的側面結構示意圖；
圖3為圖1和圖2的方形凹坑俯視結構不意圖；
圖4為圖1和圖2的圓形凹坑俯視結構不意圖；
圖5為圖1和圖2的六邊形凹坑俯視結構示意圖；
圖6為圖1和圖2的環形凹坑俯視結構不意圖；
圖7為本發明實施例三的側面結構示意圖；
圖8為本發明實施例四的側面結構示意圖。
[0016]【具體實施方式】:
實施例1:如圖1所示，一種有效增加PN結結面積的芯片結構，包括芯片本體，芯片本體包括襯底層I，襯底層I的其中一個表面開設有若干個等間距的凹坑6，凹坑6的橫截面形狀如圖3至圖6所示，可以為方形、圓形、六邊形或環形等，凡是能形成本實施例中PN結3形狀的圖形結構均包含在內；在有凹坑6的一面摻雜形成與襯底層I導電類型相反的重摻雜層2，襯底層I與重摻雜層2之間的相交處形成PN結3，PN結3由若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結。芯片本體有凹坑6的一面中部設有凸臺4，PN結裸露于凸臺4的側面上，凸臺4的側面以及凸臺4的邊緣覆蓋有鈍化層5，鈍化層5用于將裸露的PN結3包封，與外界隔離，芯片本體的上下表面均覆蓋有金屬層7(上表面的金屬層未畫出)。
[0017]上述實施例1的芯片結構的制造方法，依次包括以下內容:
步驟1:在芯片本體的上表面用帶凹坑6圖形的掩膜版光刻，開設出凹坑6的蝕刻窗口； 步驟2:在芯片本體的表面蝕刻出凹坑6圖形，使其深度不超過15微米；
步驟3:去除芯片本體上的光阻劑，在蝕刻出凹坑6的一面均勻摻雜與襯底層I導電類型相反的雜質，通過擴散形成重摻雜層2，重摻雜層2與襯底層I的相交處形成PN結3，使PN結3的結深不超過20微米； 步驟4:按現有工藝完成芯片的鈍化和金屬化操作。
[0018]實施例2:如圖2所示，一種有效增加PN結結面積的芯片結構，包括芯片本體，芯片本體包括襯底層I，襯底層I的上表面開設有若干個等間距的凹坑601，襯底層I的下表面也對稱開設有若干個等間距的凹坑602，凹坑601和凹坑602的形狀相同，其橫截面形狀如圖3至圖6所示，可以為方形、圓形、六邊形或環形等，凡是能形成本實施例中PN結形狀的圖形結構均包含在內。在芯片本體的上表面摻雜形成與襯底層I導電類型相反的重摻雜層201，襯底層I與重摻雜層201之間的相交處形成第一 PN結301;在芯片本體的下表面摻雜形成與襯底層I導電類型相反的重摻雜層202，襯底層I與重摻雜層202之間的相交處形成第二 PN結302，第一 PN結301和第二 PN結302均由若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結。芯片本體的上下表面均設有凸臺4，第一 PN結301和第二 PN結302均裸露于凸臺4的側面上，凸臺4的側面以及凸臺4的邊緣覆蓋有鈍化層5，鈍化層5用于將裸露的第一 PN結301和第二 PN結302包封，與外界隔離，芯片本體的上下表面均覆蓋有金屬層7(圖2中金屬層未畫出)。
[0019]上述實施例2的芯片結構的制造方法，依次包括以下內容:
步驟1:在芯片本體的上下表面同時用帶凹坑圖形的掩膜版光刻，開設出凹坑的蝕刻窗
P;
步驟2:在芯片本體的表面蝕刻出凹坑圖形，使其深度不超過15微米；
步驟3:去除芯片本體上的光阻劑，在有凹坑的上下兩面均勻摻雜與襯底層I導電類型相反的雜質，通過擴散分別形成重摻雜層201和202，重摻雜層201與襯底層I相交處形成第一 PN結301，重摻雜層202與襯底層I相交處形成第二 PN結302，第一 PN結301和第二 PN結302的結深相同且均不超過20微米；
步驟4:按現有工藝完成芯片的鈍化和金屬化操作。
[0020]實施例3:如圖7所示，一種有效增加PN結結面積的芯片結構，包括芯片本體，芯片本體包括襯底層I，襯底層I的其中一個表面摻雜形成與襯底層I導電類型相反的重摻雜層2，襯底層I與重摻雜層2之間的相交處形成PN結3，PN結3由若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結，PN結3裸露于重摻雜層2所在的表面上，PN結3裸露處覆蓋有鈍化層5，鈍化層5用于將裸露的PN結3包封，與外界隔離，芯片本體的上下表面均覆蓋有金屬層7。
[0021]上述實施例3的芯片結構的制造方法，依次包括以下內容:
步驟1:在芯片本體的上表面進行局部摻雜，所摻雜的雜質濃度高于襯底層I的雜質濃度，且導電類型與襯底層I相反，并通過第一次擴散形成深度較淺的PN結；
步驟2:在上述擴散好的上表面進行二次摻雜，所摻雜的雜質濃度高于襯底層I的雜質濃度，且導電類型與襯底層I相反，并通過第二次擴散形成最終深度的PN結3，PN結3的結深不超過10微米；
步驟3:按現有工藝完成芯片的鈍化和金屬化操作。
[0022]實施例4:如圖8所示，一種有效增加PN結結面積的芯片結構，包括芯片本體，芯片本體包括襯底層I，襯底層I的上表面摻雜形成與襯底層I導電類型相反的重摻雜層201，襯底層I與重摻雜層201之間的相交處形成第一 PN結301;在芯片本體的下表面摻雜形成與襯底層I導電類型相反的重摻雜層202，襯底層I與重摻雜層202之間的相交處形成第二 PN結302，第一 PN結301和第二 PN結302均由若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結。第一 PN結301裸露于芯片本體的上表面，第二 PN結302裸露于芯片本體的下表面，第一 PN結301和第二 PN結302裸露處均覆蓋有鈍化層5，鈍化層5用于將裸露的第一 PN結301和第二 PN結302包封，與外界隔離，芯片本體的上下表面均覆蓋有金屬層7。
[0023]上述實施例4的芯片結構的制造方法，依次包括以下內容:
步驟1:在芯片本體的上下表面同時進行局部摻雜，所摻雜的雜質濃度高于襯底層I的雜質濃度，且導電類型與襯底層I相反，并通過第一次擴散形成深度較淺的PN結；
步驟2:在上述擴散好的上下表面同時進行二次摻雜，所摻雜的雜質濃度高于襯底層I的雜質濃度，且導電類型與襯底層I相反，并通過第二次擴散分別形成最終深度的第一 PN結301和第二 PN結302，第一 PN結301和第二 PN結302的結深相同且均不超過10微米；
步驟3:按現有工藝完成芯片的鈍化和金屬化操作。
[0024]上述各實施例中給出的芯片結構，其PN結形狀不同于現有技術中的平面PN結或現有曲面PN結，其PN結的橫向長度顯著增加，進而在不改變芯片尺寸的前提下，達到了增加PN結的結面積的顯著效果。實施例1和實施例2所提供的芯片結構，采用臺面工藝制造，其表面設置的凹坑6就是為了在雜質擴散時方便形成本發明中PN結的結構。而實施例3和實施例4則采用平面工藝制造，可以采用局部摻雜和二次擴散方式形成本發明所設計的PN結結構，無需進行凹坑6的設置。
[0025]為了避免所形成的PN結的曲面過渡處的曲率過大，從而造成該處的電流密度過大對電特性造成顯著影響，上述方案中的PN結深度一般不超過20微米，同時所設置的凹坑6的深度也不超過10微米，保證芯片光刻工藝環節的順利實現。
[0026]本發明提供的芯片結構，特別適用于瞬態電壓抑制二極管芯片的設計制造，因瞬態電壓抑制二極管芯片主要用于過電壓箝位保護，需要抗反向浪涌電流能力較強，而抗反向浪涌電流的能力與PN結的結面積相關，結面積越大其抗浪涌能力越強，因此，在不增加芯片本體橫向尺寸的前提下，利用本發明的結構設計，可以顯著增大PN結的結面積，從而達到提高抗反向浪涌能力的目的。其中，實施例1和實施例3針對單向瞬態電壓抑制二極管芯片結構設計，而實施例2和實施例4則是針對雙向瞬態電壓抑制二極管芯片結構設計。
[0027]以上實施例僅用以說明本發明的技術方案而非限制，本領域普通技術人員對本發明的技術方案所做的其他修改或者等同替換，只要不脫離本發明技術方案的精神和范圍，均應涵蓋在本發明的權利要求范圍中。
【主權項】
1.一種有效增加PN結結面積的芯片結構，其特征在于:包括芯片本體，芯片本體包括襯底層以及在襯底層其中一面或兩面同時摻雜形成與襯底層導電類型相反的重摻雜層，重摻雜層與襯底層相交處形成PN結，PN結裸露處覆蓋有鈍化層，芯片本體的上下表面均覆蓋有金屬層;所述PN結為若干呈U型的曲面結正反首尾相連而成，其中U型曲面結的中部為平面結。2.根據權利要求1所述的一種有效增加PN結結面積的芯片結構，其特征在于:所述芯片本體的上表面設有凸臺，凸臺表面等距間隔設有若干凹坑，PN結裸露于凸臺的側面，凸臺的側面以及凸臺邊緣覆蓋有鈍化層。3.根據權利要求1所述的一種有效增加PN結結面積的芯片結構，其特征在于:所述芯片本體的上表面和下表面均設有凸臺，上表面凸臺和下表面凸臺的表面對稱設有等距間隔的若干凹坑，第一 PN結裸露于上表面凸臺的側面，第二 PN結裸露于下表面凸臺的側面，上表面凸臺的側面以及凸臺的邊緣覆蓋有鈍化層，下表面凸臺的側面以及凸臺的邊緣覆蓋有鈍化層。4.根據權利要求2或3所述的一種有效增加PN結結面積的芯片結構，其特征在于:所述凹坑的橫截面形狀為方形或圓形或六邊形或環形。5.根據權利要求1所述的一種有效增加PN結結面積的芯片結構，其特征在于:所述芯片本體的上下表面均為平面結構，PN結裸露于其中一個表面上。6.根據權利要求1所述的一種有效增加PN結結面積的芯片結構，其特征在于:所述芯片本體的上下表面均為平面結構，第一 PN結裸露于上表面，第二 PN結裸露于下表面。7.—種有效增加PN結結面積的芯片結構制造方法，其特征在于:包括按照下列順序的步驟: 步驟1:在芯片本體的上表面用帶凹坑圖形的掩膜版光刻，開設出凹坑的蝕刻窗口，或是在芯片本體的上下表面同時用帶凹坑圖形的掩膜版光刻，開設出凹坑的蝕刻窗口； 步驟2:在芯片本體的表面蝕刻出凹坑圖形，使其深度不超過15微米； 步驟3:去除芯片本體上的光阻劑，在蝕刻出凹坑的一面或有凹坑的上下兩面均勻摻雜與襯底層導電類型相反的雜質，通過擴散形成PN結，使PN結的結深不超過20微米； 步驟4:按現有工藝完成芯片的鈍化和金屬化操作。8.—種有效增加PN結結面積的芯片結構制造方法，其特征在于:包括按照下列順序的步驟: 步驟1:在芯片本體的上表面或上下表面同時進行局部摻雜，所摻雜的雜質濃度高于襯底層的雜質濃度，且導電類型與襯底層相反，并通過第一次擴散形成深度較淺的PN結； 步驟2:在上述擴散好的上表面或上下表面同時進行二次摻雜，所摻雜的雜質濃度高于襯底層的雜質濃度，且導電類型與襯底層相反，并通過第二次擴散形成最終深度的PN結，PN結的結深不超過1微米； 步驟3:按現有工藝完成芯片的鈍化和金屬化操作。
【文檔編號】H01L21/22GK105870078SQ201610409498
【公開日】2016年8月17日
【申請日】2016年6月12日
【發明人】謝曉東, 保愛林
【申請人】浙江明德微電子股份有限公司