本發明的實施例涉及半導體器件以及形成場效應晶體管的方法。

背景技術：

半導體集成電路(ic)產業經歷了指數增長。ic材料和設計的技術進步產生了多代ic，其中，每一代都具有比前一代更小且更復雜的電路。在ic發展過程中，功能密度(即每芯片面積上互連器件的數量)通常增大了而幾何尺寸(即，使用制造工藝可以做出的最小的元件(或線))減小了。這種按比例縮小工藝通常通過增加產量效率和降低相關成本來提供很多益處。這種按比例縮小工藝也增大了加工和制造ic的復雜度。

例如，與在短溝道晶體管中的傳統平面fet相比，諸如鰭式場效應晶體管(finfet)的多柵極場效應晶體管(fet)已經得到發展以用于更好的柵極可控性。多柵極finfet的實例包括雙柵極fet、三柵極ffet、歐米茄柵極fet和全環柵(或環繞柵)fet。期望多柵極fet將半導體工藝技術縮放為超出傳統塊狀金屬氧化物半導體fet(mosfet)技術的限制。然而，由于晶體管器件結構按比例縮小并成為三維，晶體管接觸電阻表現出對器件性能增加的影響。因此，具有減小接觸電阻的新接觸結構是所期望的。

技術實現要素：

本發明的實施例提供了一種半導體器件，包括：鰭，具有第一半導體材料，所述鰭具有源極/漏極(s/d)區域和溝道區域，所述源極/漏極區域提供頂面和兩個側壁表面，其中，所述源極/漏極區域的寬度小于所述溝道區域的寬度；半導體膜，位于所述源極/漏極區域上方且具有摻雜的第二半導體材料，所述半導體膜的頂面和兩個側壁表面分別地平行于所述源極/漏極區域的頂面和兩個側壁表面；以及金屬接觸件，位于所述半導體膜的頂面和兩個側壁表面上方且用于與所述源極/漏極區域電通信。

本發明的另一實施例提供了一種形成場效應晶體管(fet)的方法，包括：提供鰭，其中，所述鰭包括第一半導體材料并且具有用于所述場效應晶體管的源極區域、溝道區域和漏極區域；在所述溝道區域上方形成柵極堆疊件；修整所述鰭以減小在所述源極區域和所述漏極區域中的所述鰭的寬度；在所述源極區域和所述漏極區域上方形成半導體膜，其中，所述半導體膜包括摻雜的第二半導體材料且共形于所述鰭；以及在所述半導體膜上方沉積金屬，其中，所述金屬用于與所述源極區域和所述漏極區域電通信。

本發明的又一實施例提供了一種形成場效應晶體管(fet)的方法，包括：提供鰭，其中，所述鰭包括第一半導體材料并且具有用于所述場效應晶體管的源極區域、溝道區域和漏極區域；在所述溝道區域上方形成偽柵極堆疊件；在所述偽柵極堆疊件的側壁上方形成柵極間隔件；修整所述鰭以減小在所述源極區域和所述漏極區域中的所述鰭的寬度；在所述源極區域和所述漏極區域上方形成半導體膜，其中，所述半導體膜包括摻雜的第二半導體材料且共形于所述鰭；實施置換柵極工藝，從而用金屬柵極置換所述偽柵極堆疊件；形成接觸孔以暴露所述半導體膜的頂面的部分和兩個側壁表面的部分；以及在所述接觸孔中沉積金屬。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的實施例。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1a至圖1b是根據本發明的各個方面構造的半導體器件的立體圖和截面圖。

圖2示出了根據一些實施例的制造圖1a和圖1b的半導體器件的方法的流程圖。

圖3、圖4、圖5、圖6、圖7a、圖8、圖9和圖10是根據一些實施例的根據圖2的方法形成半導體器件的立體圖。圖7b、圖7c和圖7d是根據一些實施例的圖7a的半導體器件的截面圖。

圖11、圖12、圖13和圖14是根據一些實施例的根據圖2的方法形成半導體器件的截面圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。

本發明大體地涉及半導體器件，且更具體地涉及具有包括共形源極和漏極(s/d)接觸件的多柵極fet的半導體器件。多柵極finfet的實例包括雙柵極fet、三柵極fet、歐米茄柵極fet和全環柵(gaa)fet。此外，gaafet可以包括一個或多個納米線溝道、條形溝道或其他合適的溝道結構。本發明的目的是為多柵極晶體管提供新的s/d接觸結構以減少s/d接觸電阻。在實施例中，s/d接觸件和下面的半導體鰭之間的界面相對于下面的鰭的形狀具有基本上共形的輪廓。換言之，s/d接觸件有效地覆蓋下面的鰭的至少頂面和兩個側壁表面。這樣的結構在s/d接觸件和下面的鰭之間提供增加的界面面積，從而與常規的s/d接觸件相比減少了s/d接觸電阻。

圖1a和圖1b示出了根據本發明的各個方面構造的具有這樣共形的s/d接觸結構的半導體器件100。特別地，圖1a是器件100的立體圖且圖1b是沿圖1a的“1—1”線的器件100的截面圖。

如圖所示，器件100是多柵極finfet器件。此外，器件100可以是在集成電路(ic)或其部分的處理期間制造的中間器件，中間器件可以包括靜態隨機存取存儲器(sram)和/或其他邏輯電路，諸如電阻器、電容器和電感器的無源組件，以及諸如p型fet、n型fet、金屬氧化物半導體場效應晶體管(mosfet)、互補金屬氧化物半導體(cmos)晶體管、雙極晶體管、高壓晶體管、高頻晶體管、其他存儲單元和它們的組合的有源組件。

共同地參照圖1a和圖1b，器件100包括襯底102、襯底102上方的隔離結構103以及從襯底102(沿“z”方向)向上突出且在隔離結構103之上的多個鰭104。器件100還包括柵極堆疊件110和在柵極堆疊件110的側壁上的柵極間隔件112。柵極堆疊件110在鰭104的三側上接合每個鰭104，形成多柵極表面(此后使用術語“多柵極”器件100)。盡管圖1a和圖1b顯示了器件100中的六個鰭，這不是限制。在實施例中，器件100可以包括一個鰭或任何數量的鰭。柵極堆疊件110在器件100的溝道區域(未示出)處接合各自的鰭104。鰭104還在柵極堆疊件110的相對側上提供器件100的源極和漏極(s/d)區域。器件100還包括用于與鰭104中的s/d區域電通信的s/d接觸件116。

器件100還包括多個半導體膜106。每個膜106覆蓋各自鰭104的s/d區域。膜106基本上與鰭104的形狀共形。在本文中使用的術語“基本上共形”意味著膜106的頂面基本上平行于鰭104的頂面，且膜106的側壁表面基本上平行于鰭104的側壁表面。然而，膜106的厚度在各個實施例中可以是或可以不是均勻的。在本實施例中，膜106的頂面和鰭104的頂面在(100)晶體取向(如所示的“x-y”平面)上，且膜106和鰭104的側壁表面在(110)晶體取向上。在可選實施例中，前述表面可以是其它晶體取向。例如，在另一實施例中，膜106和鰭104的側壁表面可以在(551)晶體取向上。在本實施例中，膜106包括在s/d接觸件116和鰭104的s/d區域之間提供導電路徑的摻雜的半導體材料。

在本實施例中，器件100還包括在s/d接觸件116和半導體膜106之間的導電層108。在實施例中，導電層108是諸如通過硅化或鍺硅化的半導體膜106的部分的金屬化。在另一實施例中，導電層108是幫助減小金屬材料(例如，s/d接觸件116)和半導體材料(例如，半導體膜106)之間的費米能級釘扎效應的超薄介電層。

如在圖1a和圖1b中可見，器件100的s/d接觸結構包括多層，一層覆蓋另一層，層間界面與鰭104的形狀共形。在本實施例中，半導體膜106覆蓋各自鰭104，導電層108覆蓋半導體膜106，且s/d接觸件116覆蓋導電層108。這樣共形的接觸結構在s/d接觸件116和鰭104之間提供最大導電界面面積，從而減小s/d接觸電阻。以下描述了關于器件100的更多細節，包括用于上述每個部件的材料及其形成方法。

圖2示出了根據本發明的各個方面的形成諸如半導體器件100的具有共形的s/d接觸件的多柵極半導體器件的方法200的流程圖。方法200僅為實例，并且不旨在限制本發明超出權利要求中明確列舉的那些。可以在方法200之前、期間和之后提供附加的操作，并且對于方法的附加的實施例，可以代替、消除或移動描述的一些操作。

在操作202處，方法200(圖2)接收如圖3所示的器件100。參照圖3，器件100包括襯底102和從襯底102(沿“z”方向)向上突出的多個鰭104。多個鰭104由在襯底102上方設置的隔離結構103隔離。

在本實施例中，襯底102是硅襯底。可選地，襯底102可以包括另一元素半導體，諸如鍺；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它們的組合。

鰭104可以包括選自由硅、硅鍺(si1-xgex)、鍺、以及諸如砷化鎵、砷化銦鎵(inmga1-mas)、砷化銦、磷化銦和銻化銦的iii-v族化合物半導體組成的組的至少一種半導體材料。鰭104可以包括在si上形成的應變si1-xgex，或在松弛的硅鍺上形成的應變si。在實施例中，鰭104包括應變的si1-xgex且襯底102包括松弛的或部分松弛的硅鍺合金si1-rger層，其中，鍺的摩爾分數r小于x。通過選擇x大于r，si1-xgex溝道的自然晶格常數大于si1-rger的自然晶格常數且si1-xgex溝道經受壓縮應力或壓縮應變。在實施例中，在溝道中的縱向上的壓縮應變大于0.5％，諸如大于1％。在實施例中，襯底102還可以包括氧化硅(sio2)層(即，絕緣體上硅襯底)，且鰭104可以由絕緣體上硅晶圓形成。

仍然參照圖3，盡管僅標記在一個鰭上，但是每個鰭104(或簡單地，鰭104)包括兩個源極/漏極(s/d)區域104a和兩個s/d區域104a之間的溝道區域104b。沿著“y”方向水平地布置s/d區域104a和溝道區域104b。在本實施例中，鰭104在“x-z”平面中具有矩形或梯形輪廓。

鰭104沿“x”方向在其頂部、中部、底部(隔離結構103正上方)的寬度分別為w鰭-頂部、w鰭、和w鰭-底部。鰭107具有沿著“z”方向的隔離結構103之上的高度h鰭。多個鰭104沿著“x”方向利用間隔s鰭和邊至邊間距p鰭彼此分隔開。在實施例中，鰭寬度w鰭-頂部和w鰭-底部可以是10納米(nm)或更小，諸如8nm或更小。在實施例中，w鰭-頂部可以等于或小于w鰭，w鰭轉而可以等于或小于w鰭-底部。在實施例中，鰭高度h鰭可以等于或大于30nm，諸如40nm或更大，或甚至50nm或更大。在實施例中，鰭間距p鰭可以是30nm或更小。在本實施例中，鰭側壁表面具有(110)晶體取向和鰭頂面具有(100)晶體取向。鰭側壁表面可以具有諸如(551)的其它晶體取向。鰭104的其它配置和形狀是可能的且在本發明的范圍內。

在實施例中，其中，鰭104包括si鰭和si1-xgex鰭，si1-xgex鰭可以和si鰭形成在一起且si1-xgex鰭可以鄰近si鰭。此外，si1-xgex鰭和si鰭不需要具有h鰭、w鰭-頂部和w鰭-底部的相同的物理尺寸。si1-xgex鰭可以用于p溝道晶體管，而si鰭可以用于n溝道晶體管。在實施例中，由于si鰭104形成在襯底102中的完全或部分松弛的si1-rger層上，所以si鰭將在縱向上經受拉伸應力或應變。縱向上的拉伸應變的存在增加了si中的電子遷移率，并且改善了n溝道si晶體管的驅動電流和速度性能。

鰭104可以使用包括光刻和蝕刻工藝的合適的工藝來制造。光刻工藝可以包括：形成位于襯底102上面的光刻膠層(抗蝕劑)，將光刻膠曝光成圖案，實施曝光后烘烤工藝，以及顯影該光刻膠以形成包括光刻膠的掩蔽元件。然后該掩蔽元件用于在襯底102內蝕刻凹槽，從而在襯底102上留下鰭104。蝕刻工藝可以包括干蝕刻、濕蝕刻、反應離子蝕刻(rie)和/或其他適合的工藝。可選地，可以使用芯軸-間隔件雙重圖案化光刻形成鰭104。形成鰭104的方法的許多其他實施例可以是合適的。

隔離結構103可以由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(fsg)、低k介電材料和/或其他合適的絕緣材料形成。隔離結構103可以是淺溝槽隔離(sti)部件。在實施例中，隔離結構103通過在襯底102中蝕刻溝槽來形成，例如，作為鰭104形成工藝的一部分。隨后可以用隔離材料填充溝槽，接著是化學機械平坦化(cmp)工藝。諸如場氧化物、硅的局部氧化(locos)和/或其他合適的結構的其他隔離結構是可能的。隔離結構103可包括多層結構，例如，具有一個或多個熱氧化物襯墊層。

在操作204處，方法200(圖2)在鰭104上方，具體地在溝道區域104b上方形成柵極堆疊件110a。在本實施例中，柵極堆疊件110a是預留位置且將被后柵極工藝中的最終柵極堆疊件置換。因此，柵極堆疊件110a又稱為偽柵極堆疊件110a。在可選實施例中，柵極堆疊件110a是最終柵極堆疊件，例如，在先柵極工藝中。參照圖4，偽柵極堆疊件110a包括偽界面層120、偽柵電極122和硬掩模層124。偽界面層120可以包括諸如氧化硅層(例如，sio2)或氮氧化硅(例如，sion)的介電材料并且可以通過化學氧化、熱氧化、原子層沉積(ald)、化學汽相沉積(cvd)和/或其他合適的方法形成。偽柵電極122可以包括多晶硅(多晶-si)且可以通過諸如低壓化學汽相沉積(lpcvd)和等離子體增強cvd(pecvd)的合適的沉積工藝形成。硬掩模層124可以包括諸如氧化硅和/或氮化硅的一種或多種材料層。在實施例中，偽柵極堆疊件110a可以包括其它合適的層。偽柵極堆疊件110a的各個層可以通過光刻和蝕刻工藝形成。

在操作206處，方法200(圖2)在偽柵極堆疊件110a的側壁上方形成柵極間隔件112。這可以涉及一種或多種沉積和蝕刻工藝。在實施例中，同時在偽柵極堆疊件110a和鰭104的側壁上形成間隔件，且然后從鰭104的側壁去除間隔件，僅留下位于偽柵極堆疊件110a的側壁上的部分。這示出在圖5和圖6中。

參照圖5，在實施例中，在隔離結構103、鰭104和偽柵極堆疊件110a上方沉積毯式的間隔件材料。然后，通過各向異性蝕刻工藝蝕刻間隔件材料以暴露出隔離結構103、硬掩模層124和鰭104的頂面104'。結果，僅有間隔件材料的在偽柵極堆疊件110a的側壁和鰭104的側壁上的部分保留。間隔件材料的在偽柵極堆疊件110a的側壁上的部分稱為柵極間隔件112，而間隔件材料的在鰭104的側壁上的部分稱為鰭間隔件112a。在實施例中，間隔件材料可以包括諸如氧化硅、氮化硅、氮氧化硅、碳化硅、其他介電材料和/或它們的組合的介電材料。此外，柵極間隔件112和鰭間隔件112a可以包括一層或多層材料。

參照圖6，鰭間隔件112a基本上被去除而柵極間隔件112保留。在實施例中，這通過一種或多種處理和蝕刻工藝實現。在本實施例的第一步驟中，選擇性地修改柵極間隔件112以具有不同于鰭間隔件112a的抗蝕刻性的抗蝕刻性。例如，這可以通過定向離子注入(例如，注氧)或在定向離子束存在的情況下的等離子體處理完成，從而柵極間隔件112對蝕刻劑比鰭間隔件112a對蝕刻劑更具有抗性。在本實施例的第二步驟中，鰭間隔件112a通過選擇性蝕刻工藝基本上被去除，而柵極間隔件112基本上保留。如圖6所示，蝕刻工藝暴露鰭104的側壁表面104″。如圖6所示，鰭間隔件112a的小部分保留在鰭104的根(feet)部處。在可選實施例中，鰭間隔件112a可以被完全地去除。在實施例中，操作206還包括清洗包括表面104′和104″的鰭104的表面的清洗工藝和為隨后的外延生長工藝制備它們。以上各種蝕刻和清洗工藝可以輕微地使鰭104凹進。

在操作207處，方法200(圖2)在源極和漏極區域104a中修整鰭104。修整增加了沿“x”方向的橫向間隔s鰭，為后續制造階段提供益處。在操作207之后的器件100共同地在圖7a、圖7b、圖7c和圖7d中示出。圖7b是沿圖7a的“2—2”線的修整的源極/漏極區域104a的截面圖。圖7c是沿著圖7a的“3-3”線的溝道區域104b與圖7b的源極/漏極區域104a重疊的截面圖。圖7d是沿著圖7a的“4-4”線的鰭104的截面圖。參照圖7a，修整鰭104以具有小于w鰭(圖3)的新的中心寬度w鰭2。在實施例中，取決于鰭104的寬度，鰭寬度的減小可以在0.5nm至10nm之間。在本實施例中，鰭寬度的減小為約5nm或更小，諸如約3nm或更小。參照圖7b，相應地減小鰭104的頂部和底部寬度。因此，兩個鄰近的鰭之間的橫向間隔s鰭增加(w鰭-w鰭2)。由于至少兩個原因該增加是所期望的。首先，它為后續的外延生長工藝創造更多的空間。沒有鰭104的修整，鰭104的外延生長可能合并，導致減小的s/d接觸面積。第二，如果在后續的外延生長之后鰭104之間沒有足夠的間隔，沉積s/d接觸材料以完全地包裹環繞鰭104將是很難的。鰭的高度h鰭可以通過修整工藝稍微減小。為了方便，鰭104的新頂面和新側壁表面仍然分別地標記為104′和104″(圖7a)。由于溝道區域104b由偽柵極堆疊件110a覆蓋，所以它們未由該工藝修整。參照圖7c和圖7d，由于操作207，s/d區域104a的寬度(w鰭2)現在小于溝道區域104b的寬度(w鰭)且s/d區域104a的高度(h鰭2)現在小于溝道區域104b的高度(h鰭)。在實施例中，操作207可以包括溶液中的濕蝕刻、低密度等離子體中的反應離子蝕刻(rie)、與rie結合的低溫條件下的電感耦合等離子體(icp)中的單一步驟蝕刻、icp-rie配置反應器中的時分復用深硅蝕刻、在室溫或接近室溫下在高密度等離子體中的單一步驟蝕刻、或適用于鰭104的材料的其它蝕刻方法。

在操作208處，方法200(圖2)在鰭104上方形成摻雜的半導體鰭(或膜)106。參照圖8，形成膜106以覆蓋s/d區域104a。此外，膜106具有相對于鰭104基本上共形的輪廓，其頂面106'基本上平行于鰭頂面104'且其側壁表面106”基本上平行于鰭側壁表面104”。在實施例中，每個側壁表面106”基本上垂直于頂面106'。在本實施例中，側壁表面106”不直接地接觸頂面106'。而是，它們通過膜106的各自的中間表面106”'連接。在可選實施例中，側壁表面106”直接接觸頂面106'以在它們之間形成邊緣。在本實施例中，膜106為約幾個納米厚，諸如從約1nm至約5nm。

在實施例中，膜106是重摻雜且外延生長的半導體膜。在一些實施例中，器件100是p溝道多柵極fet，鰭104包括si或si1-xgex，以及膜106可以是硼摻雜的si1-ygey，其中，y等于或大于x以在溝道中誘導縱向的壓縮應變以用于空穴遷移率增強。在一些實施例中，器件100是n溝道多柵極fet，鰭104包括si，且膜106可以是磷摻雜的硅(si:p)或磷摻雜的硅碳(si1-zcz:p)。在實施例中，其中，鰭104包括諸如inmga1-mas的化合物半導體，摻雜的外延膜106可以是innga1-nas，其中，n小于或等于m。在實施例中，其中，器件100同時包括p溝道和n溝道fet，摻雜的半導體膜106可以分別形成在p溝道和n溝道器件區域中。例如，n型膜106首先形成有由硬掩模覆蓋的p溝道器件區域，且然后p型膜106形成有由硬掩模覆蓋的n溝道器件區域。

在實施例中，通過一種或多種選擇性外延生長(seg)工藝形成半導體膜106。在一個實例中，seg工藝是使用基于硅的前體氣體的低壓化學汽相沉積(lpcvd)工藝。進一步本實施例，控制半導體膜106的不同刻面的生長以獲得如圖8所示的期望的輪廓。在本實施例中，鰭表面104′和104″分別被預處理為在(100)和(110)晶體取向上。然后，半導體膜106的生長遵循各自晶體方向，即，在[100]和[110]方向上生長以形成頂面106'和側壁表面106"。這導致(100)刻面中的頂面106'、(110)刻面中的側壁表面106"、以及(111)刻面中的中間表面106”'。在各個實施例中，鰭表面104′和104″被預處理為基本上具有(100)和(110)晶體取向，即，它們分別在(100)和(110)晶體取向的±10度內。進一步這些實施例，外延生長遵循鰭表面的各自晶體方向且產生出的半導體膜106具有基本上在(100)刻面中的頂面106'，基本上在(110)刻面中的側壁表面106"，以及基本上在(111)刻面中的中間表面106”'。在另外實施例中，控制半導體膜106的生長從而在鄰近的鰭104上的膜106之間具有足夠的間隔以用于后續的制造步驟，諸如在膜106之間沉積金屬。

在實施例中，操作208用諸如磷、砷、或它們的組合的n型摻雜劑原位摻雜生長的半導體以為n型器件形成摻雜的硅膜106。在實施例中，操作208用諸如硼、銦的p型摻雜劑原位摻雜生長的半導體以為p型器件形成摻雜的sige膜106。在實施例中，可以實施可選的熱處理以增強膜106中的摻雜劑活化，例如，使用快速熱退火(rta)、毫秒退火(msa)或尖峰退火、激光退火(lsa)、或者其他退火技術。

在操作210處，方法200(圖2)使用后柵極工藝(又稱為置換柵極工藝)利用最終柵極堆疊件110置換偽柵極堆疊件110a。然而，當操作204形成最終柵極堆疊件而不是偽柵極堆疊件時，操作210可以忽略。在實施例中，操作210涉及如以下參照圖9和圖10所論述的多個步驟。

參照圖9，在第一步驟中，在隔離結構103、膜106和偽柵極堆疊件110a上方沉積介電材料層114。介電材料層114還稱為層間介電(ild)層114。在實施例中，可以在ild層114下面形成接觸蝕刻停止層(cesl)。cesl可以包括氮化硅、氮氧化硅、具有氧(o)或碳(c)元素的氮化硅和/或其它材料。在一個實例中，cesl包括固有應力的幅值為1gpa或者更高的氮化硅(si3n4)。固有應力對p溝道器件是壓縮的和對n溝道器件是拉伸的。ild層114可以包括諸如原硅酸四乙酯(teos)氧化物、未摻雜的硅酸鹽玻璃或摻雜的氧化硅(諸如硼磷硅酸鹽玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸鹽玻璃(psg)、硼摻雜的硅玻璃(bsg))，和/或其他合適的介電材料的材料。可以通過pecvd工藝或其他合適的沉積技術來沉積ild層114。在實施例中，ild層114由可流動cvd(fcvd)工藝形成。fcvd工藝包括在襯底102上方沉積可流動材料(諸如液體化合物)，以填充各個溝槽以及通過諸如熱退火或紫外線輻射的合適的技術將可流動材料轉化為固體材料。然后，ild層114被回蝕刻或通過cmp工藝平坦化以暴露出硬掩模層124。

參照圖10，在第二步驟中，在一種或多種蝕刻工藝中去除硬掩模層124、偽電極122和偽界面層120，從而在柵極間隔件112的兩側壁之間形成凹槽。可以利用合適的濕蝕刻、干(等離子體)蝕刻和/或其他工藝去除各個層。隨后，在凹槽中沉積一個或多個材料層以形成最終柵極堆疊件110。在一個實例中，柵極堆疊件110包括界面層、柵極介電層、功函金屬層和金屬填充層。界面層可以包括諸如氧化硅層(sio2)或氮氧化硅(sion)的介電材料并且可以通過化學氧化、熱氧化、原子層沉積(ald)、cvd和/或其他合適的電介質形成。在各個實施例中，界面層小于1nm厚。柵極介電層可以包括諸如氧化鉿(hfo2)、氧化鋯(zro2)、氧化鑭(la2o3)、氧化鈦(tio2)、氧化釔(y2o3)、鈦酸鍶(srtio3)、其它合適的金屬氧化物、或它們的組合的高k介電層。柵極介電層可以通過ald和/或其他合適的方法形成并且可以具有從約1.0nm至約10nm的范圍內的厚度。功函金屬層可以是p型或n型功函層。p型功函層包括具有充分大的有效功函層的金屬，該金屬選自但不限于氮化鈦(tin)、氮化鉭(tan)、釕(ru)、鉬(mo)、鎢(w)、鉑(pt)或者它們的組合的組。n型功函層包括具有充分低的有效功函層的金屬，該金屬選自但不限于由鈦(ti)、鋁(al)、碳化鉭(tac)、碳氮化鉭(tacn)、氮硅化鉭(tasin)、或它們的組合的組。功函金屬層可以包括多個層并且可以通過cvd、pvd和/或其他合適的工藝沉積。金屬填充層可以包括鋁(al)、鎢(w)、鈷(co)、銅(cu)和/或其它合適的材料。可以通過cvd、pvd、鍍和/或其它合適的工藝形成金屬填充層。

在操作212處，方法200(圖2)在s/d區域中形成接觸孔130以暴露出膜106的頂面和側壁表面的部分。這是在圖11和圖12中示出的沿著圖10的“2-2”線的器件100的截面圖，圖11和圖12分別地示出了在形成接觸孔130之前和之后的器件100。在實施例中，通過一種或多種光刻和蝕刻工藝來形成接觸孔130。光刻工藝可以在器件100上方形成硬掩模，硬掩模具有開口，穿過該開口蝕刻接觸孔130。蝕刻工藝可包括合適的濕蝕刻、干(等離子體)蝕刻和/或其他工藝。例如，干蝕刻工藝可以使用含氯氣體、含氟氣體、其他蝕刻氣體或它們的組合。濕蝕刻溶液可以包括nh4oh、hf(氫氟酸)或稀釋的hf、去離子水、tmah(四甲基氫氧化銨)、其他合適的濕蝕刻溶液或其組合。如圖12所示，接觸孔130暴露出膜106的頂面106′和側壁表面106″的部分。

在操作214處，方法200(圖2)在半導體膜106上方形成導電層108。參照圖13，導電層108共形于膜106和鰭104。在實施例中，導電層108是諸如通過硅化或鍺硅化的半導體膜106的部分的金屬化。硅化或鍺硅化大體地涉及沉積金屬膜、實施退火工藝和去除過量的未反應金屬。例如，金屬膜可以具有約5nm或更小的厚度，諸如2nm或更小。在實施例中，相同的金屬膜可以用于n型和p型s/d區域的金屬化。可選地，用于n型s/d區域的金屬化的金屬材料可以不同于用于p型s/d區域的金屬化的金屬材料。在實施例中，金屬膜包括鈦(ti)、鎳(ni)、鈷(co)、鉭(ta)、鉺(er)、釔(y)、鐿(yb)、鉑(pt)或它們的組合。

在另一實施例中，導電層108是幫助減小金屬材料(例如，圖1a的s/d接觸件116)和半導體材料(例如，半導體膜106)之間的費米能級釘扎效應的超薄介電層。超薄介電層可以通過原子層沉積(ald)沉積。在實施例中，其中，在n型s/d區域上方形成導電層108，介電材料可以是氧化鈦(tio2)、氧化鉭(ta2o5)或具有相對于膜106和鰭104中的半導體材料較小或可以忽略的導帶偏移δec的任何其它電介質。在實施例中，介電導電層108的厚度是1nm或更薄，諸如0.5nm或更薄。較小或可以忽略的δec以及導電層108的超薄厚度的選擇允許高的電流密度流過而沒有較大的壓降。

在實施例中，在ild層114和接觸孔130形成之前，在膜106上方形成導電層108。在這樣的實施例中，導電層108完全地覆蓋器件100的s/d區域中的膜106。在本實施例中，在形成接觸孔130之后，在膜106上方形成導電層108。在這樣的實施例中，導電層108僅覆蓋膜的由接觸孔130暴露的部分。

在操作216處，方法200(圖2)通過在接觸孔130中沉積金屬形成s/d接觸件116。參照圖14，s/d接觸件116填充接觸孔130且經過共形的導電層108和膜106覆蓋鰭104。在實施例中，s/d接觸件116包括具有4.3ev或更低的功函的金屬。在實施例中，s/d接觸件116可以包括鎢(w)、鈷(co)、銅(cu)、其它元素金屬、諸如氮化鈦(tin)、氮化鈦鋁(tialn)、氮化鎢(wn)、氮化鉭(tan)或它們的組合的金屬氮化物，并且可以通過cvd、pvd、鍍和/或其它合適的工藝形成。可以實施cmp工藝以平坦化器件100的頂面以獲得如圖1a和圖1b所示的結構。

在操作218處，方法200(圖2)實施進一步的步驟以完成器件100的制造。例如，操作218可以形成電連接柵極堆疊件110的柵極接觸件，并且可以形成將多柵極fet連接至器件100的其他部分的金屬互連件以形成完整的ic。

盡管不旨在限制，但本發明的一個或多個實施例提供了半導體器件及其形成的許多益處。例如，根據本發明的源極/漏極(s/d)接觸件為晶體管的s/d區域提供了比常規的s/d接觸件更大的接觸面積。本發明的s/d接觸件提供了共形的接觸界面，該共形的接觸界面覆蓋s/d區域的包括其頂面和兩個側壁表面的多個表面。較大的接觸面積有助于降低s/d接觸電阻。

在一個示例性方面，本發明針對一種半導體器件。該半導體器件包括具有第一半導體材料的鰭。鰭包括源極/漏極(s/d)區域和溝道區域。s/d區域提供頂面和兩個側壁表面。s/d區域的寬度小于溝道區域的寬度。半導體器件還包括在s/d區域上方且具有摻雜的第二半導體材料的半導體膜。半導體膜提供分別地基本上平行于s/d區域的頂面和兩個側壁表面的頂面和兩個側壁表面。半導體器件還包括半導體膜的頂面和兩個側壁表面上方的且用于與s/d區域電通信的金屬接觸件。

在上述半導體器件中，還包括位于所述半導體膜和所述金屬接觸件之間的導電層，其中，所述導電層是所述摻雜的第二半導體材料的金屬化。

在上述半導體器件中，還包括：位于所述半導體膜和所述金屬接觸件之間的介電層。

在上述半導體器件中，其中，所述半導體膜的兩個側壁表面的每個垂直于所述半導體膜的頂面。

在上述半導體器件中，其中，所述半導體膜的兩個側壁表面的每個通過所述半導體膜的各自中間表面連接至所述半導體膜的頂面。

在上述半導體器件中，其中，所述第一半導體材料是硅或硅鍺。

在上述半導體器件中，其中，所述摻雜的第二半導體材料是下列中的一種：硼摻雜的硅鍺、磷摻雜的硅和磷摻雜的硅碳。

在上述半導體器件中，其中，所述半導體膜的頂面具有(100)晶體取向，并且所述半導體膜的兩個側壁表面的每個具有(110)晶體取向。

在上述半導體器件中，其中，所述源極/漏極區域的高度小于所述溝道區域的高度。

在另一示例性方面中，本發明針對一種形成場效應晶體管(fet)的方法。該方法包括提供鰭，其中，鰭包括第一半導體材料并且具有用于fet的源極區域、溝道區域和漏極區域。該方法還包括在溝道區域上方形成柵極堆疊件和修整鰭以減小鰭在源極和漏極區域中的寬度。該方法還包括在源極和漏極區域上方形成半導體膜，其中，半導體膜包括摻雜的第二半導體材料且基本上共形于鰭。該方法還包括在半導體膜上方沉積金屬，其中，金屬用于與源極和漏極區域電通信。

在上述方法中，其中，所述半導體膜的形成是通過選擇性地生長(100)和(110)晶體取向的所述摻雜的第二半導體材料。

在上述方法中，其中，形成所述柵極堆疊件包括：在所述半導體膜的形成之前，在所述溝道區域上方形成偽柵極堆疊件；以及在所述半導體膜的形成之后，用所述柵極堆疊件置換所述偽柵極堆疊件。

在上述方法中，其中，形成所述柵極堆疊件包括：在所述半導體膜的形成之前，在所述溝道區域上方形成偽柵極堆疊件；以及在所述半導體膜的形成之后，用所述柵極堆疊件置換所述偽柵極堆疊件，在所述鰭的修整之前，還包括：在所述偽柵極堆疊件的側壁上方形成柵極間隔件和在所述鰭的側壁上方形成鰭間隔件，其中，所述柵極間隔件和所述鰭間隔件具有相同的介電材料；選擇性地修改所述柵極間隔件以具有與所述鰭間隔件的抗蝕刻性不同的抗蝕刻性；以及選擇性地蝕刻所述鰭間隔件，從而暴露所述鰭的側壁。

在上述方法中，其中，形成所述柵極堆疊件包括：在所述半導體膜的形成之前，在所述溝道區域上方形成偽柵極堆疊件；以及在所述半導體膜的形成之后，用所述柵極堆疊件置換所述偽柵極堆疊件，在所述鰭的修整之前，還包括：在所述偽柵極堆疊件的側壁上方形成柵極間隔件和在所述鰭的側壁上方形成鰭間隔件，其中，所述柵極間隔件和所述鰭間隔件具有相同的介電材料；選擇性地修改所述柵極間隔件以具有與所述鰭間隔件的抗蝕刻性不同的抗蝕刻性；以及選擇性地蝕刻所述鰭間隔件，從而暴露所述鰭的側壁，其中，所述鰭的修整還減小了在所述源極區域和所述漏極區域中的所述鰭的高度。

在上述方法中，其中，在所述金屬的沉積之前，還包括：實施所述半導體膜的金屬化以形成金屬化層，其中，所述金屬化層覆蓋所述半導體膜的頂面的部分和側壁表面的部分。

在上述方法中，在所述金屬的沉積之前，還包括：在所述半導體膜上方沉積介電層，其中，所述金屬用于通過所述介電層和所述半導體膜與所述源極區域和所述漏極區域電通信。

在另一示例性方面中，本發明針對一種形成場效應晶體管(fet)的方法。該方法包括提供鰭，其中，鰭包括第一半導體材料并且具有用于fet的源極區域、溝道區域和漏極區域。該方法還包括在溝道區域上方形成偽柵極堆疊件和在偽柵極堆疊件的側壁上方形成柵極間隔件。該方法還包括修整鰭以減小在源極和漏極區域中的鰭的寬度。該方法還包括在源極和漏極區域上方形成半導體膜，其中，半導體膜包括摻雜的第二半導體材料且基本上共形于鰭。該方法還包括實施置換柵極工藝，從而用金屬柵極置換偽柵極堆疊件。該方法還包括形成接觸孔以暴露出半導體膜的頂面和兩個側壁表面且在接觸孔中沉積金屬。

在上述方法中，其中，所述鰭的修整導致所述源極區域和所述漏極區域的寬度和高度小于所述溝道區域的寬度和高度。

在上述方法中，其中，在所述接觸孔的形成之后和所述金屬的沉積之前，還包括：實施所述半導體膜的金屬化以在所述半導體膜的頂面的部分和兩個側壁表面的部分上方形成金屬化層。

在上述方法中，在所述接觸孔的形成之后和所述金屬的沉積之前，還包括：在所述半導體膜的頂面的部分和兩個側壁表面的部分上方沉積介電層，其中，所述金屬用于通過所述介電層和所述半導體膜與所述源極區域和所述漏極區域電通信。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍、并且在不背離本發明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。