一種半導體器件及其制造方法、電子裝置的制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子
目-Ο
【背景技術】
[0002]隨著M0S器件的特征尺寸的不斷減小，在其制造過程中，對于M0S器件的足夠有效的溝道長度的控制變得愈發具有挑戰性。為此，采用在M0S器件中形成超淺結和突變結的方法，可以改善核心器件的短溝道效應。然而，在形成超淺結和突變結的過程中，如何在抑制短溝道效應和提升M0S器件的性能之間找到更為合理的均衡點也是極負挑戰性的任務。
[0003]為了克服上述難題，現有技術通過多種方法，例如預非晶化離子注入、應力技術等，來進一步提升M0S器件的性能。但是，這些方法存在一些不足之處，例如預非晶化離子注入并不能很好地控制M0S器件的源/漏區的摻雜形態，應力技術只是通過提供額外的應力于M0S器件的溝道區來提升其載流子遷移率。上述不足之處進一步限制了在抑制短溝道效應和提升M0S器件的性能之間確定更優的均衡點的技術進步空間。
[0004]因此，需要提出一種方法，以解決上述問題。

【發明內容】

[0005]針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有柵極結構以及位于所述柵極結構兩側的側壁結構；在所述半導體襯底中形成低摻雜漏極；去除位于所述側壁結構外側的半導體襯底中的所述低摻雜漏極部分，以形成第一溝槽；在所述側壁結構和剩余的所述低摻雜漏極的側壁上形成犧牲層；蝕刻所述半導體襯底，以在其中形成第二溝槽；沉積應力掩埋層，以填充所述第二溝槽；蝕刻所述應力掩埋層，以去除所述應力掩埋層位于所述犧牲層的側壁外側的部分；去除所述犧牲層，并在露出的所述半導體襯底上形成作為重摻雜源/漏區的材料層。
[0006]在一個示例中，所述低摻雜漏極中含有具有應力的材料。
[0007]在一個示例中，對于所述半導體襯底中的NM0S區而言，所述應力材料為碳硅；對于所述半導體襯底中的PM0S區而言，所述應力材料為鍺硅。
[0008]在一個示例中，形成所述低摻雜漏極的工藝步驟包括:以所述側壁結構為掩膜，通過先干法蝕刻再濕法蝕刻的工藝在所述半導體襯底中形成凹槽；在所述凹槽中外延生長所述應力材料的同時，通過低摻雜離子注入在所述應力材料中形成摻雜物質。
[0009]在一個示例中，所述凹槽的一端延伸至所述柵極結構的正下方。
[0010]在一個示例中，對于所述半導體襯底中的NM0S區而言，所述低摻雜離子注入的摻雜離子為磷離子或者砷離子，對于所述半導體襯底中的PM0S區而言，所述低摻雜離子注入的摻雜離子為硼離子或者銦離子。
[0011]在一個示例中，采用先干法蝕刻再濕法蝕刻的工藝形成所述第二溝槽，所述第二溝槽的位于所述側壁結構和剩余的所述低摻雜漏極的下方的部分的長度為2nm-10nm。
[0012]在一個示例中，所述沉積為具有可流動性的化學氣相沉積或者等離子體化學氣相沉積。
[0013]在一個示例中，對于所述半導體襯底中的NM0S區而言，所述應力掩埋層具有張應力；對于所述半導體襯底中的PM0S區而言，所述應力掩埋層具有壓應力。
[0014]在一個示例中，通過外延工藝或者先沉積后化學機械研磨的工藝形成所述作為重摻雜源/漏區的材料層。
[0015]在一個實施例中，本發明還提供一種采用上述方法制造的半導體器件。
[0016]在一個實施例中，本發明還提供一種電子裝置，所述電子裝置包括所述半導體器件。
[0017]根據本發明，可以進一步增強作用于器件溝道區的應力，并有效改善器件的短溝道效應。
【附圖說明】
[0018]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0019]附圖中:
[0020]圖1A-圖1F為根據本發明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0021]圖2為根據本發明示例性實施例一的方法依次實施的步驟的流程圖。
【具體實施方式】
[0022]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0023]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的半導體器件及其制造方法、電子裝置。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0024]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0025][示例性實施例一]
[0026]參照圖1A-圖1F，其中示出了根據本發明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0027]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底100的構成材料選用單晶硅，其表面晶向為〈110〉、〈111〉或其它晶向。在半導體襯底100中形成有各種阱(well)結構、隔離結構，為了簡化，圖示中予以省略。
[0028]在半導體襯底100上形成有柵極結構101，作為示例，柵極結構101包括依次層疊的柵極介電層101a、柵極材料層101b和柵極硬掩蔽層101c。柵極介電層101a包括氧化物層，例如二氧化硅(Si02)層。柵極材料層101b包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層包括氮化鈦(TiN)層；導電性金屬氧化物層包括氧化銥(Ir02)層；金屬硅化物層包括硅化鈦(TiSi)層。柵極硬掩蔽層101c包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種，其中，氧化物層的構成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(S0D);氮化物層包括氮化硅(Si3N4)層；氮氧化物層包括氮氧化硅(S1N)層。柵極介電層101a、柵極材料層101b以及柵極硬掩蔽層101c的形成方法可以采用本領域技術人員所熟習的任何現有技術，優選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。
[0029]此外，作為示例，在柵極結構101的兩側形成有側壁結構102。其中，側壁結構102由氧化物、氮化物或者二者的組合構成。
[0030]接下來，在半導體襯底100中形成具有應力材料的低摻雜漏極(LDD) 103。作為示例，對于半導體襯底100中的NM0S區而言，所述應力材料可以為碳娃；對于半導體襯底100中的PM0S區而言，所述應力材料可以為鍺硅。形成具有應力材料的LDD 103的工藝步驟包括:以側壁結構102為掩膜，通過先干法蝕刻再濕法蝕刻的工藝在半導體襯底100中形成凹槽，所述凹槽的一端可以延伸至柵極介電層101a的正下方；在所述凹槽中外延生長所述應力材料的同時，通過低摻雜離子注入在所述應力材料中形成摻雜物質，對于半導體襯底100中的NM0S區而言，所述低摻雜離子注入的摻雜離子可以是磷離子或者砷離子等，對于半導體襯底100中的PM0S區而言，所述低摻雜離子注入的摻雜離子可以是硼離子或者銦離子坐寸。
[0031]需要說明的是，LDD 103中也可以不含有應