一種制備具有多晶SiGe柵的納米級PMOS控制電路的方法
【技術領域】
[0001]本發明屬于半導體集成電路技術領域，尤其涉及一種利用現有的微米級Si集成電路制造工藝，制造用于基于SPIN 二極管可重構天線的納米級Si控制電路的方法。
【背景技術】
[0002]隨著科學技術的進一步發展，無線通信技術在人們的生活中發揮著越來約重要的作用。新一代無線通信系統的發展趨勢包括實現高速數據傳輸，實現多個無線系統之間的互聯，實現有限的頻譜資源的有效利用，獲得對周圍環境的自適應能力等。為突破傳統天線固定不變的工作性能難以滿足多樣的系統需求和復雜多變的應用環境，可采用SPIN 二極管正向偏置時激發的固態等離子體用作天線的輻射結構，通過選擇性導通SPIN 二極管即可構成不同結構的可重構天線，滿足無線通信系統對多功能天線的需要。
[0003]基于SPIN 二極管的可重構天線需要大量外圍控制電路來實現天線的實時可重構，目前多采用外接控制電路板的方式，這種方式對天線性能影響較大，不利于可重構天線的設計。另一種方法是將控制電路直接制作在承載SPIN 二極管的硅晶圓上，然而，由于SPIN二極管尺寸較大，一般采用lum?2um的特征尺寸即可制作，則相應的控制電路面積也會增加，影響天線的可用口徑；若采用較小的特征尺寸制作控制電路，則基于SPIN 二極管的可重構天線制造成本將急劇上升，造成資源和能源的浪費，嚴重制約了基于SPIN 二極管的可重構天線的發展。
[0004]目前，Poly-Si柵已經取代金屬柵成為了主流的柵材料，但無論采取η型Poly-Si還是P型Poly-Si，其對器件閾值電壓的調整幅度都不大。為了能夠更大范圍地調整器件的閾值電壓，國內外大部分廠商采取在阱區形成之后，通過再次對阱區進行離子注入，改變阱區摻雜濃度的方法，調節器件的閾值電壓。但是這方法對器件閾值電壓調整幅度有限，并且還增加了工藝制造的難度，使之變成了一個工藝瓶頸問題。

【發明內容】

[0005]為了克服現有技術的不足，本發明提供一種用微米級工藝制備具有多晶SiGe柵的納米級PM0S控制電路的方法，以實現在不改變現有SPIN 二極管制造設備和增加成本的條件下制備出65?90nm的具有多晶SiGe柵的PM0S控制電路。
[0006]本發明解決其技術問題所采用的技術方案包括以下步驟:
[0007]第一步，在Si襯底上熱氧化一層S1gl沖層，在S1 2緩沖層上淀積一層SiN，用于阱區注入的掩蔽；
[0008]第二步，在SiN層上光刻N阱，對N阱進行注入和推進，在Si襯底形成N阱；
[0009]第三步，刻蝕Si襯底上部的SiN層和S1jl，然后在整個襯底表面依次生長S1 2緩沖層和SiN層，在SiN層上光刻、氧化形成隔離區，刻蝕去掉N阱表面的SiN和S1jl ;
[0010]第四步，在N講上熱氧化生長7?12nm厚的3;102柵介質層，在該S1 2柵介質層上淀積一層100?120nm厚的p型摻雜的Poly-SiGe，Ge組分為0.05?0.3，摻雜濃度>1020cm 3，作為柵極；
[0011]第五步，在Poly-SiGe上淀積生長一層厚度為30?55nm的Si02，作為柵極的保護層；
[0012]第六步，在Si02層上淀積一層80?lOOnm厚的Poly-Si，作為制造過程中的輔助層，輔助生成側壁；
[0013]第七步，在Poly-Si的區域中刻蝕出符合電路要求的窗口 ；
[0014]第八步，在整個Si襯底上淀積一層90?130nm厚的Si02介質層，覆蓋整個表面；
[0015]第九步，刻蝕襯底表面上的Si02，保留Poly-Si側壁的Si02;利用Poly-Si與Si02不同的刻蝕比刻蝕掉Si02表面的Poly-Si，刻蝕襯底表面上除S1 2側壁區域以外的5102露出底層Poly-SiGe ;利用Poly-SiGe與Si02不同的刻蝕比刻蝕掉S1 2側壁保護區域以外的Poly-SiGe,形成柵極s，并在講區上淀積一層6?8nm厚的Si02，形成柵極側壁的保護層；
[0016]第十步，在N阱區進行p型離子注入，自對準生成PM0SFET的源區和漏區；
[0017]第^^一步，在PM0SFET的柵、源和漏區上光刻引線，構成PM0S控制電路。
[0018]所述的第七步中，窗口寬度取2?3.5 μm。
[0019]所述的第九步中，柵極長度取65?90nm。
[0020]本發明的有益效果是:
[0021]1.本發明由于利用了等離子刻蝕工藝中3102與Poly-Si不同的刻蝕比和自對準工藝，可以在微米級Si集成電路工藝平臺上制造出導電溝道65?90nm的PM0S控制電路；
[0022]2.由于本發明所提出的工藝方法均為現有的微米級Si集成電路工藝平臺中成熟的工藝方法，因此，本發明所提出的納米級PM0S控制電路實現方法與現有的微米級Si集成電路工藝相兼容；
[0023]3.由于本發明所提出的工藝方法采用Poly-SiGe材料作為柵介質，其功函數隨Ge組分的變化而變化，通過調節pMOSFET的Poly-SiGe柵中Ge組分，實現pMOSFET閾值電壓可連續調整，減少了工藝步驟，降低了工藝難度；
[0024]4.由于本發明所提出的工藝方法均可在現有的微米級Si集成電路工藝平臺中實現，因此可以在不用追加任何資金和設備投入的情況下，使現有的微米級Si集成電路工藝平臺的制造能力大幅提尚;
[0025]5.由于本發明所提出的工藝方法可以實現導電溝道65?90nm的PM0S控制電路，因此，隨著導電溝道尺寸的減小，集成電路的集成度可以大幅提高，從而降低了集成電路單位面積的制造成本。
【附圖說明】
[0026]圖1是本發明工藝流程不意圖；
[0027]圖2是用本發明方法制備具有多晶SiGe柵的PM0S控制電路的過程示意圖。
【具體實施方式】
[0028]下面結合附圖和實施例對本發明進一步說明，本發明包括但不僅限于下述實施例。
[0029]本發明提供的制備具有多晶SiGe柵的納米級PM0S控制電路的方法，按如下步驟順序進tx:
[0030]第一步.在Si襯底上熱氧化一層Si02緩沖層，在該緩沖層上淀積一層SiN，用于阱區注入的掩蔽；
[0031]第二步.在SiN層上光刻N講，對N阱進行注入和推進，在Si襯底形成N阱；
[0032]第三步.刻蝕Si襯底上部的SiN層和S1jl，然后再在整個襯底表面生長一層S1gl沖層和SiN層，在SiN層上光刻、氧化形成隔離區，刻蝕去掉N阱表面的SiN和Si02層；
[0033]第四步.在N阱上熱氧化生長7?12nm厚的S1jf介質層，再在該S1jf介質層上淀積一層100?120nm厚的p型摻雜的Poly-SiGe，Ge組分為0.05?0.3，摻雜濃度>1020cm 3，作為柵極；
[0034]第五步.在Poly-SiGe上淀積生長一層厚度為30?55nm的Si02，作為柵極的保護層；
[0035]第六步.在S1jl上再淀積一層80?100nm厚的Poly-Si，作為制造過程中的輔助層，輔助生成側壁；
[0036]第七步.在Poly-Si的區域中刻蝕出符合電路要求的窗口 ；
[0037]第八步.在整個Si襯底上淀積一層90?130nm厚的Si02介質層，覆蓋整個表面；
[0038]第九步.刻蝕襯底表面上的Si02，保留Poly-Si側壁的Si02;利用Poly-Si與S1 2不同的刻蝕比(50:1)刻蝕掉Si02表面的Poly-Si，刻蝕襯底表面上除Si02側壁區域以外的3102露出底層Poly-SiGe ;利用Poly-SiGe與S1 2不同的刻蝕比(50:1)刻蝕掉S1 2?壁保護區域以外的Poly-SiGe，形成柵極s，并在講區上淀積一層6?8nm厚的Si02，形成柵極側壁的保護層12 ;
[0039]第十步.在N阱區進行p型離子注入，自對準生成PMOSFET的源區和漏區；
[0040]第^^一步.在PMOSFET的柵、源和漏區上光刻引線，構成PM0S控制電路。
[0041]所述的在Poly-Si的區域中刻蝕出符合電路要求的窗口，是根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度取2?3.5 μ m。
[0042]所述的Po 1 y-SiGe柵調節pMOSFET閾值電壓的范圍根據第四步Po 1 y-SiGe柵中Ge組分確定，通常調節幅度可以達到0.037?0.222V。
[0043]所述的柵極長度根據第八步淀積的3102厚度確定，通常取65?90nm。
[0044]實施例1:在Si襯底上制備導電溝道為75nm的具有多晶SiGe柵的PM0S控制電路，具體步驟如下:
[0045]步驟1，淀積掩蔽層，如圖2 (a)所示。
[0046](la)選取晶向為〈100〉、摻雜濃度為1015cm 3左右的p型Si襯底片1 ;
[0047](lb)在襯底上熱氧化一層40nm厚的Si02緩沖層2 ；
[0048](lc)在Si02緩沖層上用常壓化學汽相淀積APCVD的方法淀積110nm厚的SiN層3，用于阱區注入的掩蔽。
[0049]步驟2，形成阱區，如圖2 (b)所示。
[0050](2a)在SiN層3上按照相間順序分別光刻N阱區域4 ;
[0051](2b)在N阱區域注入硼形成η型區域，在Ν阱區表面熱氧化生成Si02，同時進行N阱推進，在襯底1上形成N阱4;
[0052](2c)在溫度為800°C的N2氣氛下，將N阱繼續推進到4 μ m深。
[0053]步驟3，形成隔離區，如圖2(c)所示。
[0054](3a)濕法刻蝕掉N阱4的上部及其兩者之間的SiN層和S1jl ;
[0055](3b)在整個襯底表面熱氧化一層40nm厚的Si02緩沖層；
[0056](3c)在Si02緩沖層上用APCVD的方法淀積生長一層約為80nm厚的SiN層，并在該SiN層上光刻場隔離區；
[0057](3d)在隔離區局部熱氧化形成0.8 μπι的場區隔離5，將Ν阱之間進行隔離；
[0058](3e)濕法刻蝕掉N阱4表面的SiN和S1jl。
[0059]步驟4，淀積Poly-Si并刻蝕窗口，如圖2 (d)所示。
[0060](4a)在N講4表面熱氧化生長9nm厚的S1；J|介質層6 ；
[0061 ] (4b)在S1jf介質層6上應用紫外光化學氣相淀積UVCVD方法淀積110nm厚的P型摻雜的Poly-SiGe層7作為柵極，Ge組分為0.15，摻雜濃度>102°cm 3;
[0062](4c)在Poly-SiGe上應用APCVD的方法淀積生長40nm厚的S1jl 8，作為柵極的保護層；
[0063](4d)在S1jl上再應用APCVD的方法淀積90nm厚的Poly-Si層9，這一層主要作為制造過程中的輔助層，輔助生成側壁；
[0064](4e)根據電路需要，在Poly-Si的區域中刻蝕出符合電路要求的窗口 10，該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度取3 μπι。
[0065]步驟5，淀積Si02介質，如圖2 (e)所示。
[0066]在整個Si襯底上應用APCVD的方法淀積一層llOnm厚的Si02介質層11，覆蓋整個表面。
[0067]步驟6，形成柵極，并在柵極側壁淀積保護層，如圖2 (f)所示。
[0068](6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Poly-Si側壁的S1 2;
[0069](6b)利用Poly-Si和Si02不同的刻蝕比(50:1)，將S1 2表面的Poly-Si全部刻蝕掉；
[0070](6c)刻蝕掉襯底表面上除S1jlU壁區域以外的S1 2露出底層Poly-SiGe ;
[0071](6d)利用Poly-SiGe和Si02不同的刻蝕比(50:1)，并以S12側壁作保護，再刻蝕掉Si02側壁保護區域以外的Poly-SiGe，保留側壁下面的Poly-SiGe，形成柵極s，該柵極的長度根據步驟5淀積的S1