一種FinFET制造方法
【技術領域】
[0001]本發明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。
技術背景
[0002]隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體涉及和制造方面的挑戰，導致了鰭片場效應晶體管，即FinFET的發展。
[0003]溝道穿通效應是場效應晶體管的源結與漏結的耗盡區相連通的一種現象。當溝道穿通，就使源/漏間的勢壘顯著降低，則從源往溝道注入大量載流子，并漂移通過源-漏間的空間電荷區、形成一股很大的電流；此電流的大小將受到空間電荷的限制，是所謂空間電荷限制電流。這種空間電荷限制電流是與柵壓控制的溝道電流相并聯的，因此溝道穿通將使得通過器件的總電流大大增加；并且在溝道穿通情況下，即使柵電壓低于閾值電壓，源-漏間也會有電流通過。這種效應是在小尺寸場效應晶體管中有可能發生的一種效應，且隨著溝道長度的進一步減小，其對器件特性的影響也越來越顯著。
[0004]在FinFET中，通常采用對溝道下方的鰭片部分進行重摻雜，即形成穿通阻擋層，來抑制溝道穿通效應。形成PTSL的方法一般有兩種，比較常用的是通過直接離子注入的方法在溝道底部形成重摻雜區域。這種方法形成的PTSL分布范圍較大，往往會在溝道中引入雜質，同時離子注入的過程本身也會在溝道中形成缺陷，影響器件性能。另一種方法是通過側向散射的方法形成PTSL，也就是不向溝道中直接進行離子注入，而是將雜質注入鰭片兩側的隔離層中。因為鰭片本身很薄，由于載流子本身的散射作用，雜質會從隔離層中擴散至鰭片中，形成PTSL分布。
[0005]由于離子注入本身的特點，當雜質注入隔離層中時，雜質并非準確的位于某一區域，而是形成一定的分布，如圖1所示。我們希望PTSL分布的濃度峰值區域位于溝道底部，以便能更好的抑制穿通電流。然而在側向散射形成PTSL的工藝中，溝道底部，也就是隔離層表面處的摻雜濃度總是最小的，雜質分布的峰值往往離溝道底部較遠；若增大隔離層表面處的摻雜濃度，那么整體的雜質濃度都將增大，且分布會加寬，這對于器件來說是不希望看到的。

【發明內容】

[0006]本發明提供了一種FinFET制造方法，有效的優化了 PTSL分布，使其很好的集中在穿通電流產生的地方，同時不影響器件的其他性能。具體的，該方法包括:
[0007]a.提供襯底，并在在所述襯底上形成鰭片；
[0008]b.所述鰭片兩側的襯底上形成隔離層；
[0009]c.在被所述隔離層覆蓋的部分鰭片中形成穿通阻擋層，使所述穿通阻擋層中的雜質濃度峰值所在的位置低于所述隔離層表面；
[0010]d.對所述隔離層進行刻蝕，使其表面與所述穿通阻擋層雜質濃度峰值所在的位置平齊；
[0011]e.在所述鰭片兩端分別形成源漏區，跨過所述鰭片中部形成柵極結構，并在所述隔離層上方填充層間介質層。
[0012]所述形成穿通阻擋層包括:通過離子注入的方法將雜質粒子注入到隔離層中，從而雜質離子通過側向散射進入到鰭片中。
[0013]其中，對于N型器件，形成所述穿通阻擋層的雜質為硼；對于P型器件，形成所述穿通阻擋層的雜質為磷。
[0014]其中，所述刻蝕去除的隔離層的厚度為5?25nm。
[0015]本發明提供的方法，即在側向散射形成PTSL的工藝中，在形成隔離層的時候分兩步刻蝕，第一次刻蝕使得隔離層表面高于溝道頂部，之后注入PTSL，使得雜質濃度峰值位于溝道底部附近；之后進行第二次刻蝕，去除多余的隔離層部分，使隔離層頂部與溝道平齊。采用這種方法，能夠有效地在現有工藝條件下，使PTSL有效的分布在穿通電流發生的區域，同時不在其他區域引入雜質分布，有效的優化了 PTSL工藝，提高了器件性能。
【附圖說明】
[0016]圖1示出了雜質在硅中沿深度方向的分布情況；
[0017]圖2?圖6示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的剖面圖；
[0018]圖7示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的三維等角圖。
【具體實施方式】
[0019]針對上述問題，本發明提供了一種FinFET制造方法，有效的優化了 PTSL分布，使其很好的集中在穿通電流產生的地方，同時不影響器件的其他性能。具體的，該方法包括:
[0020]a.提供襯底100，并在在所述襯底上形成鰭片200 ；
[0021]b.所述鰭片200兩側的襯底上形成隔離層300 ；
[0022]c.在被所述隔離層300覆蓋的部分鰭片中形成穿通阻擋層310，使所述穿通阻擋層中的雜質濃度峰值所在的位置低于所述隔離層表面；
[0023]d.對所述隔離層300進行刻蝕，使其表面與所述穿通阻擋層310雜質濃度峰值所在的位置平齊；
[0024]e.在所述鰭片兩端分別形成源漏區，跨過所述鰭片中部形成柵極結構400，并在所述隔離層300上方填充層間介質層500。
[0025]所述形成穿通阻擋層310包括:通過離子注入的方法將雜質粒子注入到隔離層300中，從而雜質離子通過側向散射進入到鰭片200中。
[0026]其中，對于N型器件，形成所述穿通阻擋層310的雜質為硼；對于P型器件，形成所述穿通阻擋層310的雜質為磷。
[0027]其中，所述刻蝕去除的隔離層300的厚度為5?25nm。
[0028]本發明提供的方法，即在側向散射形成PTSL的工藝中，在形成隔離層的時候分兩步刻蝕，第一次刻蝕使得隔離層表面高于溝道頂部，之后注入PTSL，使得雜質濃度峰值位于溝道底部附近；之后進行第二次刻蝕，去除多余的隔離層部分，使隔離層頂部與溝道平齊。采用這種方法，能夠有效地在現有工藝條件下，使PTSL有效的分布在穿通電流發生的區域，同時不在其他區域引入雜質分布，有效的優化了 PTSL工藝，提高了器件性能。
[0029]以下將參照附圖更詳細地描述本實發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0030]應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。
[0031]如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。
[0032]在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。例如，襯底和鰭片的半導體材料可以選自IV族半導體，如Si或Ge，或II1-V族半導體，如GaAs、InP、GaN、SiC，或上述半導體材料的疊層。
[0033]參見圖2，本發明意圖制作位于襯底100上方的半導體鰭片200。僅僅作為示例，襯底100和鰭片200都由硅組成。通過在襯底100表面外延生長半導體層并刻蝕該半導體層而形成鰭片200，所述外延生長方法可以是分子束外延法MBE或其他方法，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。鰭片200高度為100?150nm。
[0034]鰭片200形成之后，對所述半導體結構進行隔離層，以形成隔離層300，如圖3所示。優選地，首先在半導體鰭片200上成氮化硅和緩沖二氧化硅圖形，作為溝槽腐蝕的掩膜。接下來在襯底100上腐蝕出具有一定深度和側墻角度的溝槽。然后生長一層薄二氧化硅，以圓滑溝槽的頂角和去掉刻蝕過程中在硅表面引入的損傷。氧化之后進行溝槽填充，填充介質可以是二氧化硅。接下來使用C