鰭式場效應晶體管sram的結構和方法
【技術領域】
[0001] 本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件。
【背景技術】
[0002] 半導體集成電路（1C)工業經歷了快速發展。在1C發展過程中，功能密度（即，單 位芯片面積上互連器件的數量）通常已經增加，而幾何尺寸（即，可使用制造工藝制造的最 小部件（或線））卻已減小。這種按比例縮小工藝通常通過增加生產效率和降低相關成本 而帶來益處。這種按比例縮小還增加了處理和制造1C的復雜性，并且為實現這些進步，需 要1C制造過程中的類似的發展。
[0003] 例如，通常將邏輯電路和嵌入式靜態隨機存取存儲器（SRAM)單元集成到半導體 器件中來增加功能密度。這些應用的范圍覆蓋工業和科學子系統、汽車電子、手機、數碼相 機、和微處理器等。僅僅按比例縮小半導體部件尺寸已經不足以滿足更高SRAM密度的需 求。例如，當被制造成具有較小半導體幾何尺寸時，具有平面型晶體管的傳統SRAM單元結 構已經經歷了器件性能降低和泄漏增加。應對這種挑戰的一種方法是使用具有單鰭或多鰭 結構（例如，FinFET)的三維晶體管。例如，FinFET能夠實施為控制金屬氧化物半導體場效 應晶體管（M0SFET)的短溝道效應。為實現最優地短溝道控制和面積減小，期望鰭結構盡可 能薄。制造極薄的鰭結構的技術之一是間隔件光刻。例如，在芯軸圖案的側壁上形成間隔 件。在去除芯軸圖案之后，間隔件在形成鰭結構的過程中成為蝕刻硅襯底的蝕刻掩模。芯 軸圖案和間隔件的尺寸控制鰭結構的寬度和間距。芯軸圖案和間隔件的臨界尺寸（CD)均 勻性的嚴格控制是嵌入式鰭式場效應晶體管FinFET SRAM的設計挑戰。

【發明內容】

[0004] 為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種集成電路 (1C)布局，包括：第一矩形區域，其中，所述第一矩形區域具有沿第一方向的較長邊和沿第 二方向的較短邊，所述第二方向垂直于所述第一方向；并且沿所述第一方向穿過所述第一 矩形區域的幾何中心的第一虛線和沿所述第二方向穿過所述幾何中心的第二虛線以逆時 針順序將所述第一矩形區域劃分為第一子區域、第二子區域、第三子區域和第四子區域，所 述第一子區域位于所述第一矩形區域的右上部分處；至少八個第一圖案，位于所述1C布局 的第一層中，其中，每個所述第一圖案均為沿所述第二方向在所述第一矩形區域上方縱向 地延伸的矩形形狀；所述第一圖案沿所述第一方向彼此地間隔開；所述第一圖案的第一部 分、第二部分、第三部分和第四部分分別與所述第一子區域、所述第二子區域、所述第三子 區域和所述第四子區域重疊；所述第一圖案的第一部分和第二部分為所述第一圖案的相應 的第四部分和第三部分關于所述第一虛線的鏡像；并且所述第一圖案的第一部分和第四部 分為所述第一圖案的相應的第二部分和第三部分的平移；至少八個第二圖案，位于所述1C 布局的第二層中，其中，每個所述第二圖案均為沿所述第二方向縱向地延伸的矩形形狀，所 述第二圖案沿所述第一方向彼此間隔開，當所述第一層與所述第二層疊置時，每個所述第 二圖案均與所述第一圖案中的一個部分地重疊并完全覆蓋相應的第一圖案的較長邊；以及 多個第三圖案，位于所述1C布局的第三層中，其中，每個所述第三圖案均為矩形形狀，所述 第三圖案彼此間隔開，當所述第一層、所述第二層和所述第三層疊置時，每個所述第三圖案 均與所述第一圖案中的一個部分地重疊并覆蓋所述相應的第一圖案中未被所述第二圖案 覆蓋的較長邊的一部分，其中：所述第一圖案、所述第二圖案和所述第三圖案用于共同地限 定多個有源區域以形成晶體管；并且當所述第一層、所述第二層和所述第三層疊置時，沿著 所述第一圖案中未被所述第二圖案和所述第三圖案覆蓋的較長邊限定所述多個有源區域。
[0005] 在該1C布局中，所述有源區域是用于形成FinFET型晶體管的鰭式有源線。
[0006] 該1C布局還包括：位于所述1C布局的柵極層中的多個柵極部件，其中，每個所述 柵極部件均為沿所述第一方向縱向地延伸的矩形形狀；所述柵極部件沿所述第二方向彼此 間隔開柵極間距；所述柵極部件的第一部分、第二部分、第三部分和第四部分分別與所述第 一子區域、所述第二子區域、所述第三子區域和所述第四子區域重疊；所述柵極部件的第一 部分和第二部分為所述柵極部件的相應的第四部分和第三部分關于所述第一虛線的鏡像； 所述柵極部件的第一部分和第四部分為所述柵極的相應的第二部分和第三部分關于所述 第二虛線的鏡像；一些所述柵極部件用于形成具有相應的有源區域的P型晶體管而一些所 述柵極部件用于形成具有相應的有源區域的N型晶體管。
[0007] 在該1C布局中，所述柵極部件和所述有源區域在每個子區域中形成至少六個晶 體管，并且所述每個子區域中的所述至少六個晶體管形成SRAM單元。
[0008] 在該1C布局中，所述每個子區域中的所述至少六個晶體管為FinFET晶體管。
[0009] 該1C布局還包括第二矩形區域，所述第二矩形區域與所述第一矩形區域基本上 相同并且與沿所述第二方向延伸的所述第一矩形區域并排設置，其中，所述第一圖案和所 述第二圖案至少在所述第一矩形區域和所述第二矩形區域上方延伸。
[0010] 在該1C布局中，八個第一圖案在所述第一矩形區域上方延伸，并且當所述第一層 與所述第二層疊置時，所述八個第一圖案中的每個均與所述第二圖案中的一個重疊。
[0011] 在該1C布局中，十個第一圖案在所述第一矩形區域上方延伸，并且當所述第一層 與所述第二層疊置時，所述十個第一圖案中的兩個與所述第二圖案中的任意一個都不重 疊。
[0012] 根據本發明的另一方面，提供了一種半導體器件，包括：第一SRAM宏，其中，所述 第一SRAM宏包括第一多個單端口SRAM單元和第二多個外圍邏輯電路，所述第一多個單 端口SRAM單元布置成具有沿第一方向的第一間距和沿第二方向的第二間距，所述第二方 向垂直于所述第一方向，所述第一多個單端口SRAM單元包括由第一柵極部件和第一鰭式 有源線所形成的FinFET晶體管，所述第二多個外圍邏輯電路包括由第二柵極部件和第二 鰭式有源線所形成的FinFET晶體管，所述第二柵極部件布置成具有沿所述第二方向的第 三間距，并且所述第二鰭式有源線布置成具有沿所述第一方向的第四間距；以及第二SRAM 宏，其中，所述第二SRAM宏包括第三多個單端口SRAM單元和第四多個外圍邏輯電路，所述 第三多個單端口SRAM單元布置成具有沿所述第一方向的第五間距和沿所述第二方向的第 六間距，所述第三多個單端口SRAM單元包括由第三柵極部件和第三鰭式有源線所形成的 FinFET晶體管，所述第四多個外圍邏輯電路包括由第四柵極部件和第四鰭式有源線所形成 的FinFET晶體管，所述第四柵極部件布置成具有沿所述第二方向的第三間距，并且所述第 四鰭式有源線布置成具有沿所述第一方向的第四間距，其中：所述第二間距為所述第三間 距的約兩倍；所述第六間距大約與所述第二間距相同；并且所述第五間距比所述第一間距 大大約兩倍的所述第四間距。
[0013] 在該半導體器件中，所述第一間距與所述第四間距之間的比率為以下其中之一： 8、8. 5 和 9。
[0014] 在該半導體器件中，所述第一間距與所述第四間距之間的比率為以下其中之一： 10、10. 5 和 11。
[0015] 在該半導體器件中，所述第一間距與所述第二間距之間的比率在約2. 25至約 2. 28的范圍內。
[0016] 在該半導體器件中，所述第一間距和所述第四間距之間的比率不是整數；以及所 述比率的兩倍為整數。
[0017] 在該半導體器件中，所述第一多個單端口 SRAM單元中的電源線、位線和位線條在 第一金屬層中進行布線；所述第一多個單端口 SRAM單元中的字線和地線在第二金屬層中 進行布線；以及所述第一金屬層位于所述第二金屬層和具有所述第一鰭式有源線的半導體 器件的層之間。
[0018] 在該半導體器件中，所述第一多個單端口 SRAM單元中的字線在第一金屬層中進 行布線；所述第一多個單端口 SRAM單元中的電源線、位線、位線條和地線在第二金屬層中 進行布線；以及所述第一金屬層位于所述第二金屬層和具有所述第一鰭式有源線的半導體 器件的層之間。
[0019] 根據本發明的又一方面，提供了一種半導體器件，包括：第一 SRAM宏，其中，所述 第一 SRAM宏包括第一多個單端口 SRAM單兀和第二多個外圍邏輯電路，所述第一多個單端 口 SRAM單元布置成具有沿第一方向的第一間距和沿第二方向的第二間距，所述第二方向 垂直于所述第一方向，所述第一多個單端口 SRAM單元包括由第一柵極部件和第一鰭式有 源線所形成的第一 FinFET晶體管，所述第二多個外圍邏輯電路包括由第二柵極部件和第 二鰭式有源線所形成的第二FinFET晶體管，所述第二柵極部件布置成具有沿所述第二方 向的第三間距，并且所述第二鰭式有源線布置成具有沿所述第一方向的第四間距；以及第 二SRAM宏，其中，所述第二SRAM宏包括第三多個兩端口 SRAM單元和第四多個外圍邏輯電 路，所述第三多個兩端口 SRAM單元布置成具有沿所述第一方向的第五間距和沿所述第二 方向的第六間距，所述第三多個兩端口 SRAM單元包括由第三柵極部件和第三鰭式有源線 所形成的第三FinFET晶體管，所述第四多個外圍邏輯電路包括由第四柵極部件和第四鰭 式有源線所形成的第四FinFET晶體管，所述第四柵極部件布置成具有沿所述第二方向的 第三間距，并且所述第四鰭式有源線布置成具有沿所述第一方向的第四間距，其中：所述第 二間距為所述第三間距的約兩倍；所述第六間距大約與所述第二間距相同；所述第一間距 與所述第四間距之間的第一比率不是整數；并且所述第五間距與所述第四間距之間的第二 比率是整數。
[0020] 在該半導體器件中，所述第一比率為10. 5并且所述第二比率為15。
[0021] 在該半導體器件中，每個所述第一 FinFET晶體管均形成有位于一條鰭式有源線 上方的一個柵極部件。
[0022] 在該半導體器件中，所述第一 FinFET晶體管中的至少兩個形成有位于兩條鰭式 有源線上方的一個柵極部件。
[0023] 在該半導體器件中，所述兩端口 SRAM單元包括寫入端口部分和讀出端口部分；以 及所述寫入端口部分與所述單端口 SRAM單元基本上相同。
【附圖說明】
[0024] 當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各個方 面。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清 楚的論述，各種部件的尺寸可以被任意增大或縮小。
[0025] 圖1是根據本發明的各個方面具有嵌入式SRAM單元的集成電路（1C)的簡化框 圖。
[0026] 圖2根據本發明的各個方面示出具有外圍邏輯電路的嵌入式SRAM單元。
[0027] 圖3根據實施例示出圖2的外圍邏輯電路的一些部件。
[0028] 圖4A和圖4B根據實施例示出了六晶體管（6T)單端口（SP)SRAM單元的示意圖。
[0029] 圖5至圖7根據一些實施例示出了圖4A的6TSPSRAM單元的布局的一部分。<