用于輸入/輸出結構的垂直納米線晶體管的制作方法
【技術領域】
[0001]本發明描述的技術總體涉及集成電路，更具體地，涉及用于保護電路免受靜電放電(ESD)電壓影響的系統。
【背景技術】
[0002]全環柵(GAA)納米線溝道場效應晶體管(FET)可以使部件縮放超過目當前的平面互補金屬氧化物半導體(CMOS)技術。納米線溝道FET也可以由于其靜電(這方面可能優于那些常規的FET器件)而具有益處。納米線溝道FET的制造可以包括產生納米線束并且將其放置在期望的位置(例如，自底向上的方法)或可以包括各種光刻圖案化步驟(例如，自頂向下的方法)。

【發明內容】

[0003]根據本發明的一個方面，提供了一種用于保護電路免受靜電放電(ESD)電壓影響的系統，該系統包括:輸入端子，用于接收輸入信號；ESD保護電路，被配置為從輸入端子處接收輸入信號，ESD保護電路包括一個或多個垂直納米線場效應晶體管(FET)，其中，一個或多個垂直納米線FET中的每個都包括:具有第一導電類型的阱，形成在半導體襯底中，納米線，具有i)位于納米線的第一端處的源極區，以及ii)位于與第一端相對的納米線的第二端處的漏極區，源極區還包括形成在阱中的部分，其中，源極區和漏極區具有第二導電類型，使得PN結形成在阱和源極區中形成在阱中的部分之間，和柵極區，圍繞納米線的一部分，其中，柵極區與漏極區分隔開第一距離，柵極區和漏極區的分隔提供了漏極區和源極區之間的串聯電阻；以及輸出端子，被配置為從ESD保護電路接收輸入信號，其中，輸入信號中由ESD引起的電壓被電阻和PN結減弱。
[0004]優選地，第二電路連接至輸出端子，并且保護第二電路免受由ESD引起的電壓的影響。
[0005]優選地，輸入端子、ESD保護電路、輸出端子以及第二電路包括集成電路的各部分，其中，第二電路包括實現集成電路的邏輯設計的一個或多個核心晶體管，并且ESD保護電路的一個或多個垂直納米線FET是集成電路的輸入/輸出晶體管。
[0006]優選地，一個或多個核心晶體管和輸入/輸出晶體管使用相同類型的垂直納米線FET。
[0007]優選地，一個或多個垂直納米線FET是無結積累型納米線晶體管。
[0008]優選地，柵極區包括柵極介電質，并且電阻減小了柵極介電質中的電場。
[0009]優選地，ESD保護電路包括:PM0S垂直納米線FET，PMOS垂直納米線FET包括N型阱、P型源極區和P型漏極區；以及NMOS垂直納米線FET，NMOS垂直納米線FET包括P型阱、N型源極區和N型漏極區，其中，PMOS垂直納米線FET和NMOS垂直納米線FET以電路并聯布置連接。
[0010]優選地，輸入端子連接至PMOS垂直納米線FET的漏極區和NMOS垂直納米線FET的漏極區，而輸出端子連接至PMOS垂直納米線FET的源極區和NMOS垂直納米線FET的源極區。
[0011 ] 優選地，輸入端子和輸出端子之間的第一路徑包括PMOS垂直納米線FET的源極區和漏極區之間的串聯電阻，而輸入端子和輸出端子之間的第二路徑包括NMOS垂直納米線FET的漏極區和源極區之間的串聯電阻。
[0012]優選地，接地參考電壓施加至PMOS垂直納米線FET和NMOS垂直納米線FET中的一個，VDD參考電壓施加至PMOS垂直納米線FET和NMOS垂直納米線FET的另一個，從而PMOS垂直納米線FET和NMOS垂直納米線FET的PN結將輸出端子處的電壓鉗位在接地參考電壓和VDD參考電壓之間。
[0013]優選地，接地參考電壓施加至NMOS垂直納米線FET的P型阱，而VDD參考電壓施加至PMOS垂直納米線FET的N型阱。
[0014]優選地，ESD保護電路還包括:第二 PMOS垂直納米線FET，第二 PMOS垂直納米線FET包括第二 N型阱、第二 P型源極區和第二 P型漏極區；以及第二匪OS垂直納米線FET，第二 NMOS垂直納米線FET包括第二 P型阱、第二 N型源極區和第二 N型漏極區，其中，輸入端子連接至i)第二 PMOS垂直納米線FET的第二 P型源極區，以及ii)第二 NMOS垂直納米線FET的第二 N型源極區。
[0015]優選地，接地參考電壓施加至第二 PMOS垂直納米線FET和第二 NMOS垂直納米線FET的一個，VDD參考電壓施加至第二 PMOS垂直納米線FET和第二 NMOS垂直納米線FET中的另一個，從而第二 PMOS垂直納米線FET和第二 NMOS垂直納米線FET的PN結將輸入端子處的電壓鉗位在接地參考電壓和VDD參考電壓之間。
[0016]優選地，接地參考電壓施加至第二 NMOS垂直納米線FET的第二 P型阱，而VDD參考電壓施加至第二 PMOS垂直納米線FET的第二 N型阱。
[0017]根據本發明的另一方面，提供了一種用于保護電路免受靜電放電(ESD)電壓影響的系統，該系統包括:輸入端子，用于接收輸入信號；半導體襯底，包括第一阱區和第二阱區，其中，第一阱區具有第一導電類型，而第二阱區具有第二導電類型；ESD保護電路，被配置為從輸入端子接收輸入信號，ESD保護電路包括:第一垂直納米線場效應晶體管(FET)，其中，第一 PN結形成在第一垂直納米線FET的第一阱區和源極區或漏極區之間，和第二垂直納米線FET，其中，第二 PN結形成在第二垂直納米線FET的第二阱區和源極區或漏極區之間；以及輸出端子，被配置為從ESD保護電路接收輸入信號。
[0018]優選地，輸入端子連接至第一垂直納米線FET的源極區和第二垂直納米線FET的源極區，輸出端子連接至第一垂直納米線FET的源極區和第二垂直納米線FET的源極區，接地參考電壓連接至第一 PN結，VDD參考電壓連接至第二 PN結，并且第一 PN結和第二 PN結將輸入端子處的電壓鉗位在接地參考電壓和VDD參考電壓之間。
[0019]優選地，第一垂直納米線FET是PMOS垂直納米線FET，PMOS垂直納米線FET包括N型阱、P型源極區、P型漏極區和第一柵極區；以及第二垂直納米線FET是NMOS垂直納米線FET，NMOS垂直納米線FET包括P型阱、N型源極區、N型漏極區和第二柵極區，接地參考電壓施加至NMOS垂直納米線FET的P型阱和N型漏極區，VDD參考電壓施加至PMOS垂直納米線FET的N型阱和P型漏極區，輸入端子連接至第一柵極區和第二柵極區，輸出端子連接至PMOS垂直納米線FET的P型源極區和NMOS垂直納米線FET的N型源極區，以及第一PN結和第二 PN結將輸出端子處的電壓鉗位在接地參考電壓和VDD參考電壓之間。
[0020]優選地，第一垂直納米線FET包括與第一垂直納米線FET的源極區或漏極區分隔開第一距離的第一柵極區，第二垂直納米線FET包括與第二垂直納米線FET的源極區或漏極區分隔開第二距離的第二柵極區，以及第一距離和第二距離通過降低第一柵極區和第二柵極區中的電場而減弱由ESD引起的電壓。
[0021]優選地，第二電路連接至輸出端子，并且保護第二電路免受由ESD引起的電壓影響。
[0022]根據本發明的又一方面，提供了一種用于保護電路免受靜電放電(ESD)電壓影響的系統，該系統包括:輸入端子，用于接收輸入信號；ESD保護電路，被配置為從輸入端子接收輸入信號，ESD保護電路包括一個或多個垂直納米線場效應晶體管(FET)，其中，一個或多個垂直納米線FET的每個都包括:具有第一導電類型的阱，形成在半導體襯底中，納米線，具有i)位于納米線的第一端處的漏極區以及i))位于與第一端相對的納米線的第二端處的源極區，源極區還包括形成在阱中的部分，其中，漏極區和源極區具有第二導電類型，使得PN結形成在阱和源極區中形成在阱中的部分之間，和柵極區，圍繞納米線的一部分，其中，柵極區與源極區分隔開第一距離，柵極區和源極區的分隔提供了源極區和漏極區之間的串聯電阻；以及輸出端子，被配置為從ESD保護電路接收輸入信號，其中，輸入信號中由ESD引起的電壓被電阻和PN結減弱。
【附圖說明】
[0023]圖1A示出了用于保護受保護電路免受靜電放電(ESD)電壓影響的示例系統。
[0024]圖1B示出了示例垂直納米線場效應晶體管(FET)的各部分。
[0025]圖1C示出了包括NMOS垂直納米線FET和PMOS垂直納米線FET的示例垂直全環柵(GAA)互補金屬氧化物半導體(CMOS)結構。
[0026]圖1D示出了示例垂直GAA CMOS結構的三維(3D)視圖。
[0027]圖2示出了源極區和漏極區之間不對稱的示例η溝道垂直納米線FET。
[0028]圖3Α示出了包括以電路并聯布置連接的PMOS垂直納米線FET和NMOS垂直納米線FET的示例ESD保護電路。
[0029]圖3Β示出了示例等效電路，其中，該示例等效電路對應于圖3Α的示例ESD保護電路。
[0030]圖4Α示出了包括PMOS垂直納米線F