電阻式存儲元件及其操作方法
【技術領域】
[0001]本發明是有關于一種半導體組件及其操作方法，且特別是有關于一種電阻式存儲元件及其操作方法。
【背景技術】
[0002]非易失性存儲體具有存入的數據在斷電后也不會消失的優點，因此是許多電器產品維持正常操作所必備的存儲元件。目前，電阻式隨機存取存儲體(resistive randomaccess memory,RRAM)是業界積極發展的一種非易失性存儲體,其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人計算機和電子設備上極具應用潛力。
[0003]在RRAM陣列(array)中，為了減少存儲單元的尺寸，習知的作法是將所有的源極區連接至源極線(source line)。對于雙極性切換型(bipolar switching type) PRAM而言，于進行設定(SET)操作期間，會施加OV電壓至源極線，但于重設(RESET)操作期間，會施加重設電壓(VRESET)至源極線。在此情況下，源極線的電壓狀態反復切換，而此種電壓切換需要大的驅動電流以及長的程序化時間，因而使組件的效能降低。

【發明內容】

[0004]有鑒于此，本發明提供一種電阻式存儲元件及其操作方法，藉由將源極線分為接地源極線以及重設源極線，且維持各自電壓的穩定，可大幅減短程序化的時間，提升組件的效能。
[0005]本發明提供一種電阻式存儲元件，包括多條隔離結構、多條字符線、導電層、多個可變電阻區塊以及多條位線。多條隔離結構配置于襯底中且沿第一方向延伸。多條字符線配置于襯底上且沿第二方向延伸。第二方向與第一方向不同。至少一摻雜區配置于相鄰的兩條字符線之間的襯底中。導電層配置于字符線上。導電層具有多個導電區塊以及沿第二方向延伸的多條導線，至少一導電區塊配置于相鄰的兩條導線之間，且導線以及導電區塊與摻雜區電性連接。所述導線包括交替配置的多條第一導線與多條第二導線，第一導線用于接地電位(0V電壓)，且第二導線用于接重設電壓以重設所述電阻式存儲元件。多個可變電阻區塊分別配置于導電區塊上并與導電區塊電性連接。沿第一方向延伸的多條位線配置于導電層上且與可變電阻區塊電性連接。
[0006]在本發明的一實施例中，上述第二方向與第一方向垂直。
[0007]在本發明的一實施例中，上述導電層的導線以及導電區塊位于同一平面。
[0008]在本發明的一實施例中，上述摻雜區包括多個源極區以及多個漏極區，導線與源極區電性連接，且導電區塊與漏極區電性連接。
[0009]在本發明的一實施例中，上述導線以及導電區塊通過多個第一導電插塞以與摻雜區電性連接。
[0010]在本發明的一實施例中，上述可變電阻區塊通過多個第二導電插塞以與導電區塊電性連接。
[0011]在本發明的一實施例中，上述位線通過多個第三導電插塞以與可變電阻區塊電性連接。
[0012]在本發明的一實施例中，上述各可變電阻區塊包括底電極、頂電極以及位于底電極與頂電極之間的可變電阻層。
[0013]在本發明的一實施例中，上述電阻式存儲元件更包括至少一絕緣層，以將字符線與導電層、可變電阻區塊以及位線彼此隔離。
[0014]在本發明的一實施例中，上述字符線包括交替配置的多條第一字符線與多條第二字符線。
[0015]本發明另提出一種電阻式存儲元件的操作方法，用以操作如上所述的電阻式存儲元件，上述操作方法包括:當于設定模式時，施加第一交流電壓至第一字符線，施加OV電壓至第二字符線，施加第二交流電壓至位線，施加OV電壓至襯底，施加OV電壓至第一導線，且施加直流重設電壓至第二導線。
[0016]在本發明的一實施例中，上述操作方法更包括:當于重設模式時，施加OV電壓至第一字符線，施加第三交流電壓至第二字符線，施加OV電壓至位線，施加OV電壓至襯底，施加OV電壓至第一導線，且施加直流重設電壓至第二導線。
[0017]本發明又提出一種電阻式存儲元件，包括多個存儲單元，且每一個存儲單元包括二個柵極、一個漏極節點、可變電阻區塊、導體層以及二個源極節點。漏極節點位于柵極之間。可變電阻區塊電性連接至漏極節點。導體層電性連接至可變電阻區塊。二個源極節點分別位于柵極的外側，其中源極節點中的一者用于接地電位(0V電壓)，而源極節點中的另一者用于接重設電壓以重設存儲單元。
[0018]基于上述，在本發明的電阻式存儲元件中，將源極線分為接地源極線以及重設源極線，且不論在設定(SET)操作期間或重設(RESET)操作期間，接地源極線以及重設源極線的電壓均維持固定，不需要進行習知的電壓切換。因此，可大幅減短程序化的時間，以提升組件的效能。
[0019]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。
【附圖說明】
[0020]圖1為依據本發明一實施例所繪示的電阻式存儲元件的上視示意圖。
[0021]圖2A為沿圖1的Ι-Γ線所繪示的剖面示意圖。
[0022]圖2B為沿圖1的ΙΙ-ΙΓ線所繪示的剖面示意圖。
[0023]圖2C為沿圖1的ΙΙΙ-ΙΙΓ線所繪示的剖面示意圖。
[0024]圖3為依據本發明一實施例所繪示的電阻式存儲元件的源極線的上視示意圖。
[0025]其中，附圖標記說明如下:
[0026]10:電阻式存儲元件
[0027]100:襯底
[0028]102:隔離結構
[0029]104:主動區域
[0030]105a、105b:柵極絕緣層
[0031]106a、106b:柵極結構
[0032]107a、107b:柵極
[0033]108:摻雜區
[0034]108a:源極區
[0035]108b:漏極區
[0036]109a、109b:掩模層
[0037]110、118、122、124:絕緣層
[0038]IllaUllb:間隙壁
[0039]112:導電層
[0040]113a、113b:導線
[0041]115:導電區塊
[0042]117:底電極
[0043]119:可變電阻層
[0044]121:頂電極
[0045]114、116、123、127:導電插塞
[0046]120:可變電阻區塊
[0047]126:位線
[0048]A:存儲單元
【具體實施方式】
[0049]圖1為依據本發明一實施例所繪示的電阻式存儲元件的上視示意圖。圖2A為沿圖1的Ι-Γ線所繪示的剖面示意圖。圖2B為沿圖1的ΙΙ-ΙΓ線所繪示的剖面示意圖。圖2C為沿圖1的ΙΙΙ-ΙΙΓ線所繪示的剖面示意圖。在圖1中，為清楚說明起見，未繪示襯底、摻雜區、導電插塞、絕緣層等構件，但該些構件可于其他剖面中清楚得知其配置/位置。
[0050]請同時參照圖1以及圖2A至圖2C，本發明的電阻式存儲元件10包括多條隔離結構102、多條柵極結構106a與106b、導電層112、多個可變電阻區塊120、多條位線126以及多個絕緣層110、118、122與124。
[0051]多條隔離結構102配置于襯底100中且沿第一方向延伸。在一實施例中，第一方向例如是X方向。隔離結構102例如是淺溝渠隔離(shallow trench isolat1n ;STI)結構，其材料包括氧化娃。隔離結構102之間的區域即為主動區域(active area ;AA) 104。
[0052]多條柵極結構106a與106b配置于襯底100上，且沿不同于第一方向的第二方向延伸。在一實施例中，第二方向例如是Y方向。在一實施例中，柵極結構106a以與門極結構106b彼此交替配置。各柵極結構106a包括(由下而上)柵極絕緣層105a、柵極107a以及掩模層109a。類似地，各柵極結構106b包括(由下而上)柵極絕緣層105b、柵極107b以及掩模層109b。柵極絕緣層105a/105b的材料包括氧化硅。柵極107a/107b可為單層或多層結構，其材料包括摻雜多晶硅、鎢或其組合。在此實施例中，柵極107a、107b均作為電阻式存儲元件10的字符線。掩模層109a、109b的材料包括氮化硅。各柵極結構106a、106b可分別更包括間隙壁111a、111b。間隙壁IllaUllb的材料包括絕緣材料，例如氧化硅。
[0053]此外，至少一摻雜區108配置于相鄰的兩條字符線(即柵極107a、107b)之間的襯底100中。在此實施例中，是以四個摻雜區108配置于相鄰的兩條字符線(即柵極107a、107b)之間的襯底100中為例來說明的，但并不用以限定本發明。在一實施例中，摻雜區108包括多個源極區108a以及漏極區108b。沿1-1’線的剖面，如圖2A所示，可看出源極區108a以及漏極區108b彼此交替配置。沿ΙΙ-ΙΓ線的剖面，如圖2B所示，僅看到源極區108a。沿II1-1ir線的剖面，如圖2C所示，僅看到漏極區108b。
[0054]絕緣層110配置于柵極結構106a、106b上。絕緣層110的材料包括硼磷硅玻璃(boronphosphosilicate glass, BPSG)。
[0055]導電層112配置于絕緣層110上。導電層112具有多個導電區塊115以及沿第二方向延伸的多條導線113a與113b。在一實施例中，導線113a與113b以及導電區塊115位于同一平面，如圖2A所示。然而，本發明并不以此為限。在另一實施中，導線113a與113b以及導電區塊115也可以分別位于不同平面。例如，導線113a與113b位于第一平面，而導電區塊115位于不同于第一平面的第二平面。導電層112的材料包括金屬，例如鋁、銅或其么么
I=1-Wl O
[0056]在一實施例中，多條導電