專利名稱：高抗輻照cmos半導體集成電路及制備方法
技術領域：
本發明涉及集成電路技術。
背景技術：
隨著空間技術以及核技術的發展，越來越多的電子設備需要在各種輻照環境下應 用。半導體集成電路在工作時所遭受的輻照量，主要是由輻照環境及其工作條件所決定。輻 照同半導體集成電路中的元器件相互作用，引起它們的電性能參數變化甚至失效，導致半 導體集成電路功能失效，從而造成電子設備不能正常工作。為了使電子設備在特定的輻照 環境下能正常工作，必須提高半導體集成電路的抗輻照性能。互補型金屬氧化物半導體(Complementary Metal Oxide Semiconductor, CMOS) 器件是一種基本的電子器件，而CMOS集成電路是目前主流的半導體集成電路技術。然而在 CMOS半導體集成電路中，由于η阱或/和ρ阱的存在會產生由寄生雙極型晶體管造成的嚴 重問題，這就是閂鎖效應(latch-up)。防止閂鎖效應的有效方法之一是實現器件間的隔離。 隔離的方法通常有PN結隔離、硅局部氧化隔離(Local Oxidiation of Silicon,L0C0S)和 淺槽隔離(Shallow Trench Isolation, STI) 0 PN結隔離需要復雜的電路設計，同時會產生 不良的電阻電容特性。L0C0S隔離技術橫向尺寸不能精確控制，隨著工藝線寬的減小而不適 用，同時存在鳥嘴現象，浪費有源區面積影響集成度。對于STI，一方面總劑量輻照響應差 于L0C0S隔離技術，另一方面輻照會導致淺槽下的漏電流，從而導通寄生晶體管導致閂鎖 效應。雖然可以通過優化S TI工藝得到5Mard(Si02)的加固水平，但是增加了工藝的步驟 和復雜性以及成本。此外，相比于絕緣體上半導體(Silicon on Insulator, S0I)隔離技術 也能極大地降低成本。對于淺槽隔離或硅局部氧化隔離結構如圖1所示，寄生npn和pnp雙極型晶體管 電路原理圖如圖2所示。寄生npn雙極型晶體管T1與匪05、η阱和襯底有關。同樣地，寄 生pnp雙極型晶體管T2與PMOS —起被確定。當器件受到輻照，產生電流注入節點A使Vx 上升，則Iei增大，Vb下降，I Ia I增大，導致Va進一步上升，如果環路增益大于或等于1，這種 現象將持續下去，直到兩個寄生晶體管都完全導通，此時該電路被閂鎖。因此，非常迫切需要發展出一種低成本且能有效提高CMOS半導體集成電路抗輻 照性能的器件隔離技術。

發明內容
本發明所要解決的技術問題是，提供一種具有高抗輻照性能的CMOS半導體集成 電路及其制備方法。本發明解決所述技術問題采用的技術方案是，高抗輻照CMOS半導體集成電路，包 括襯底、外延層、P阱和η阱，在ρ阱和η阱之間有至少一道隔離槽，所述隔離槽貫穿外延層， 其底端設置于襯底，隔離槽填充有絕緣介質。進一步的，ρ阱和η阱分別設置在隔離槽之間。
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本發明提供高抗輻照CMOS半導體集成電路制備方法，包括下述步驟(1)在襯底上生長外延層；(2)分別形成η阱和ρ阱；(3)在η阱和ρ阱之間深槽刻蝕，包括薄氧生長、氮化硅沉積和深槽刻蝕；(4)深槽絕緣介質填充，包括溝槽襯墊氧化硅生長和溝槽絕緣介質填充；(5)深槽絕緣介質層拋光——氮化物去除，包括溝槽絕緣介質拋光和氮化硅去 除；(6)按照CMOS半導體集成電路標準工藝形成器件和集成電路。進一步的說，所述步驟⑴為襯底為ρ型硅片10，生長ρ-外延層，厚度約 5. 0 μ m ；所述步驟(2)為熱生長厚度約150 A的掩蔽氧化層，光刻η阱注入區，注入磷形 成η阱，光刻ρ阱注入區，注入硼形成ρ阱；所述步驟(3)為熱生長薄氧化層，厚度約150 Α，再用LPCVD沉積氮化硅，光刻出 深槽隔離區，然后采用DRIE刻蝕透整個外延層，得到深槽；所述步驟(4)為熱生長溝槽襯墊氧化硅，厚度約150 Α，再采用HWP進行溝槽氧 化硅填充；所述步驟(5)為采用CMP對溝槽氧化硅拋光，然后熱磷酸去除氮化硅。本發明結合外延生長、光刻、刻蝕和化學機械拋光工藝(Chemical Mechanical Polishing, CMP)，在外延層實現深槽隔離結構。由于深槽對外延層的隔斷，寄生npn雙極 型晶體管T1的基區寬度增加，同時基區經過高濃度襯底，增加了基區的復合，從而減小了增 益，也使得環路的增益極大地減小，從而能有效防止閂鎖效應的發生。因此，一方面低摻雜 外延層具有與襯底隔離作用，同時外延層可減少器件缺陷，從而減少輻照引入的電荷俘獲 中心；另一方面，深槽隔離結構使CMOS半導體集成電路的η阱和ρ阱電性能充分隔離，從而 避免輻照引起的漏電流，能有效防止閂鎖效應的發生。以下結合附圖和具體實施方式
對本發明作進一步的說明。


圖1為寄生npn和pnp雙極型晶體管電路原理圖。圖2為現有技術的淺槽隔離結構及寄生雙極型晶體管示意圖。圖3為本發明的深槽隔離結構及寄生雙極型晶體管示意圖。圖4為本發明的外延層和形成雙阱的示意圖。圖5為本發明的深槽刻蝕示意圖。圖6為本發明的深槽絕緣介質填充的示意圖。圖7為本發明的深槽絕緣介質層拋光-氮化物去除的示意圖。
具體實施例方式本發明針對CMOS半導體集成電路在輻照環境下產生嚴重閂鎖效應而提出一種能 有效提高其抗輻照性能的深槽隔離技術。該技術采用的深槽隔離結構的制作方法通過以下 實施例詳細描述，且以下實施例僅是說明性的，本發明并不受這些實施例的限制。
實施例1襯底為ρ型硅片10，生長ρ-外延層11，ρ-外延層11厚度約5.0 μ m。參見圖4， 形成雙阱工藝，在P-外延層11的表面熱生長厚度約150 A的掩蔽氧化層，作用為保護表面 以免沾污，減小注入損傷。光刻η阱注入區，然后注入磷形成η阱12，光刻P阱注入區，注入 硼形成P阱13。深槽刻蝕參見圖5，用氫氟酸去除掩蔽氧化層，熱生長薄氧化層20，厚度約150 Α, 作為在去掉上面氮化硅薄膜時源區的腐蝕保護層；再用LPCVD沉積氮化硅21，作為化學機 械拋光的阻擋層，保護有源區免受CMP的過度拋光；光刻出深槽隔離區22，然后采用DRIE 刻蝕透整個外延層，得到深槽。深槽氧化物填充參見圖6，熱生長溝槽襯墊氧化硅30，厚度約150 Α，再采用HWP進 行溝槽氧化硅填充31。深槽氧化層拋光-氮化物去除參見圖7，采用CMP對溝槽氧化硅拋光，然后熱磷酸 去除氮化硅。然后再按照CMOS半導體集成電路標準工藝形成器件和集成電路。實施例2襯底為ρ型硅片10，生長ρ-外延層11，厚度約5.0 μ m。參見圖4，形成雙阱工藝， 熱生長厚度約120 A的掩蔽氧化層，作用為保護表面以免沾污，減小注入損傷光刻η阱注入 區，注入磷形成η阱12，光刻ρ阱注入區，注入硼形成ρ阱13。深槽刻蝕參見圖5，用氫氟酸去除掩蔽氧化層，熱生長薄氧化層20，厚度約120 Α, 作為在去掉上面氮化硅薄膜時源區的腐蝕保護層；再用LPCVD沉積氮化硅21，作為化學機 械拋光的阻擋層，保護有源區免受CMP的過度拋光；光刻出深槽隔離區22，然后采用DRIE 刻蝕透整個外延層，得到深槽。深槽多晶硅填充參見圖6，熱生長溝槽襯墊氧化硅30，厚度約120 Α，再采用LPCVD 進行溝槽多晶硅填充31。深槽多晶硅層拋光-氮化物去除參見圖7，采用CMP對溝槽多晶硅拋光，然后熱磷 酸去除氮化硅。然后再按照CMOS半導體集成電路標準工藝形成器件和集成電路。實施例3襯底為ρ型硅片10，生長ρ-外延層11，厚度約5. 0 μ m。然后進行深槽刻蝕，熱生長 薄氧化層20，厚度約150 A，作為在去掉上面氮化硅薄膜時源區的腐蝕保護層；再用LPCVD 沉積氮化硅21，作為化學機械拋光的阻擋層，保護有源區免受CMP的過度拋光；光刻出深槽 隔離區22，然后采用DRIE刻蝕透整個外延層，得到深槽。深槽氧化物填充，熱生長溝槽襯墊 氧化硅30，厚度約150 A，再采用HWP進行溝槽氧化硅填充31。深槽氧化層拋光-氮化物去除參見圖7，采用CMP對溝槽氧化硅拋光，然后熱磷酸 去除氮化硅。形成雙阱工藝，熱生長厚度約150 A的薄氧化層，作用為保護表面以免沾污，減小 注入損傷光刻η阱注入區，注入磷形成η阱12，光刻ρ阱注入區，注入硼形成ρ阱13。然后再按照CMOS半導體集成電路標準工藝形成器件和集成電路。本發明的深槽刻蝕和ρ阱、η阱的形成是平行的步驟，既可先形成阱，亦可先形成
5深槽，各步驟順序的變換并非實質性的差異。本發明的深槽為刻蝕至襯底，貫穿外延層的 槽。以下為先形成深槽再形成阱的實施例，其具體參數可以與實施例1相同。實施例4高抗輻照CMOS半導體集成電路制備方法，其特征在于，包括下述步驟(1)在襯底上生長外延層；(2)深槽刻蝕，包括薄氧生長、氮化硅沉積和深槽刻蝕；(3)深槽絕緣介質填充，包括溝槽襯墊氧化硅生長和溝槽絕緣介質填充；(4)深槽絕緣介質層拋光——氮化物去除，包括溝槽絕緣介質拋光和氮化硅去 除；(5)在深槽的兩側分別形成η阱和P阱；(6)按照CMOS半導體集成電路標準工藝形成器件和集成電路。本發明的說明書已經清楚的說明本發明的原理及必要技術，普通技術人員完全能 夠依據本發明的說明書實施，故對于更具體的技術細節不再贅述。
權利要求
高抗輻照CMOS半導體集成電路，包括襯底(10)、外延層(11)、p阱和n阱，其特征在于，在p阱和n阱之間有至少一道隔離槽(31)，所述隔離槽(31)貫穿外延層(11)，其底端設置于襯底(10)，隔離槽(31)填充有絕緣介質。
2.如權利要求1所述的高抗輻照CMOS半導體集成電路，其特征在于，ρ阱和η阱分別 設置在隔離槽之間。
3.高抗輻照CMOS半導體集成電路制備方法，其特征在于，包括下述步驟(1)在襯底上生長外延層；(2)分別形成η阱和ρ阱；(3)在η阱和ρ阱之間深槽刻蝕，包括薄氧生長、氮化硅沉積和深槽刻蝕；(4)深槽絕緣介質填充，包括溝槽襯墊氧化硅生長和溝槽絕緣介質填充；(5)深槽絕緣介質層拋光——氮化物去除，包括溝槽絕緣介質拋光和氮化硅去除；(6)按照CMOS半導體集成電路標準工藝形成器件和集成電路。
4.如權利要求2所述的高抗輻照CMOS半導體集成電路制備方法，其特征在于， 所述步驟(1)為襯底為P型硅片10，生長ρ-外延層11，厚度約5.0μπι;所述步驟(2)為熱生長厚度約150 A的掩蔽氧化層，光刻η阱注入區，注入磷形成η 阱，光刻P阱注入區，注入硼形成P阱；所述步驟(3)為熱生長薄氧化層(20)，厚度約150 Α，再用LPCVD沉積氮化硅(21)， 光刻出深槽隔離區(22)，然后采用DRIE刻蝕透整個外延層，得到深槽；所述步驟(4)為熱生長溝槽襯墊氧化硅(30)，厚度約150 Α，再采用HWP進行溝槽氧 化硅填充；所述步驟(5)為采用CMP對溝槽氧化硅拋光，然后熱磷酸去除氮化硅。
5.高抗輻照CMOS半導體集成電路制備方法，其特征在于，包括下述步驟(1)在襯底上生長外延層；(2)深槽刻蝕，包括薄氧生長、氮化硅沉積和深槽刻蝕；(3)深槽絕緣介質填充，包括溝槽襯墊氧化硅生長和溝槽絕緣介質填充；(4)深槽絕緣介質層拋光——氮化物去除，包括溝槽絕緣介質拋光和氮化硅去除；(5)在深槽的兩側分別形成η阱和ρ阱；(6)按照CMOS半導體集成電路標準工藝形成器件和集成電路。
全文摘要
高抗輻照CMOS半導體集成電路及制備方法，涉及集成電路技術。本發明包括襯底(10)、外延層(11)、p阱和n阱，在p阱和n阱之間有至少一道隔離槽(31)，所述隔離槽(31)貫穿外延層(11)，其底端設置于襯底(10)，隔離槽(31)填充有絕緣介質。本發明增加了寄生雙極型晶體管基區的復合，從而減小了增益，也使得環路的增益極大地減小，從而能有效防止閂鎖效應的發生。
文檔編號H01L27/092GK101950747SQ201010283260
公開日2011年1月19日 申請日期2010年9月14日 優先權日2010年9月14日
發明者李威, 李平, 李建軍 申請人:電子科技大學