專利名稱：降低內連線的電漿制程的異常放電的方法
技術領域：
本發明有關于一種降低電漿制程的異常放電的方法，特別是有關于一種可降低內連線的電漿制程的異常放電的介層窗插塞的布局方法。
上述電漿弧光之問題在0.18微米以上的制程時，幾乎不存在。然而隨著元件愈來愈小的趨勢，電漿弧光的問題是極待解決的問題。
本發明提供一種降低內連線的電漿制程的異常放電的方法，其方法如下所述。于晶片上提供第一導線和第二導線，并于第一和第二導線上形成一層介電層。接著，于介電層中形成第一虛擬介層窗插塞、第一介層窗插塞、和第二介層窗插塞，其中第一虛擬介層窗插塞和第一介層窗插塞均連接至第一導線，第二介層窗插塞均連接至第二導線，且第一虛擬介層窗插塞和第一真實介層窗插塞兩者于第一導線的面密度相同于第二介層窗插塞于第二導線的面密度。之后，進行電漿制程形成復數第三導線于介電層上，且分別與第一和第二介層窗插塞連接。
其中，上述第一虛擬介層窗插塞和第一真實介層窗插塞兩者于第一導線的面密度相同于第二介層窗插塞于第二導線的面密度，具體而言，即第一虛擬介層窗插塞和第一介層窗插塞兩者的總個數與第一導線的面積的比值相同于第二介層窗插塞的總個數與第二導線的面積的比值。
其中，上述第一虛擬介層窗插塞和第一真實介層窗插塞兩者于第一導線的面密度相同于第二介層窗插塞于第二導線的面密度，具體而言，即第一虛擬介層窗插塞和第一介層窗插塞兩者的與第一導線接觸的總面積對第一導線的面積的比值相同于第二介層窗插塞與第二導線接觸的總面積對第二導線的面積的比值。
圖2為剖面圖，其為根據本發明一較佳實施例的一種可降低內連線的電漿制程的異常放電的方法的示意圖。
符號說明金屬線～A、B；異常放電～C；晶片～20；第一導線～22第二導線～24；介電層～26；第一虛擬介層窗插塞～32a；第一介層窗插塞～32b；
第二介層窗插塞～34。
然而，通常在集成電路(IC)的設計中，并不會考慮到介層窗插塞的分布是否均勻。在本發明中，為了使電漿環境中流入介層窗插塞的電荷會均勻地分配至不同的金屬線，而使不同的金屬線具有相同的電荷密度，因此在配置介層窗插塞的位置時，需考慮介層窗插塞的數目是否正比于所連接的金屬線的面積，故，必須根據不同金屬線的大小，在介層窗插塞分布密度低的金屬線增設虛擬介層窗插塞。借此使得累積在金屬線的電荷，會以均勻的方式流動使得各處的電位均相同，而得以避免電漿弧光之問題發生。
以下特舉一實施例說明。然介層窗插塞和導線的形成方法并不限定于以下所述的方法，亦可適用于雙鑲嵌(dual damascene)的制程。
接著，于第一導線22和第二導線24上形成一層介電層26，其材質可為二氧化硅。
接著，于介電層26中形成第一虛擬介層窗插塞32a、第一真實介層窗插塞(以下簡稱第一介層窗插塞)32b、和第二真實介層窗插塞(以下簡稱第二介層窗插塞)34，其材質可為鋁金屬、鎢金屬、或是其他適合的金屬材質。
其中第一虛擬介層窗插塞32a和第一介層窗插塞32b均連接至第一等線22，第二介層窗插塞34均連接至第二導線24。而且，第一虛擬介層窗插塞32a和第一介層窗插塞32b分布于第一導線22的面密度相同于第二介層窗插塞34分布于第二導線24的面密度。
其中，上述第一虛擬介層窗插塞32a和第一介層窗插塞32b分布于第一導線22的面密度相同于第二介層窗插塞34分布于第二導線24的面密度，具體而言，即第一虛擬介層窗插塞32a的個數(Na1)和第一介層窗插塞32b的個數(Nb1)兩者的總和(Na1+Nb1)與第一導線22的面積(AL1)的比值相同于第二介層窗插塞34的個數(N2)與第二導線24的面積(AL2)的比值，即(Na1+Nb1)/AL1＝N2/AL2。
其中，上述第一虛擬介層窗插塞32a和第一介層窗插塞32b分布于第一導線22的面密度相同于第二介層窗插塞34分布于第二導線24的面密度，具體而言，即第一虛擬介層窗插塞32a和第一介層窗插塞32b兩者的與第一導線22接觸的總面積(AV1)對第一導線22的面積(AL1)的比值相同于第二介層窗插塞34與第二導線24接觸的總面積(AV2)對第二導線24的面積(AL2)的比值即AV1/AL1＝AV2/AL2。
接著，進行電漿制程形成復數第三導線42和44于介電層26上分別與第一介層窗插塞32b、和第二介層窗插塞34連接。至于第一虛擬介層窗插塞32a其一端雖與第一導線22連接，但其另一端則未與其他導線連接。
在電漿制程中的電荷會經由第一虛擬介層窗插塞32a、第一介層窗插塞32b、和第二介層窗插塞34流至其底部而存在于不相連通的第一導制22和第二導線24。由于與第一導線22和第二導線24連接的介層窗插塞(32a、32b和34)分布均勻，使得第一導線22和第二導線24的電荷密度較一致，因此第一導線22和第二導線24的電位VA和VB相同，故可以于電漿制程中避免第一導線22和第二導線24之間的最近點處發生異常放電(即電漿弧光)。
雖然本發明已以較佳實施例揭露如上，然其并非用以限制本發明，任何熟習此項技藝者，在不脫離本發明的精神和范圍內，當可做更動與潤飾，因此本發明的保護范圍當以所附的權利要求所界定者為準。
權利要求
1.一種降低內連線的電漿制程的異常放電的方法，其特征是，包括于一晶片上提供一第一導線和一第二導線；于該第一和第二導線上形成一介電層；于該介電層中形成復數第一虛擬介層窗插塞、復數第一介層窗插塞、和復數第二介層窗插塞，其中該些第一虛擬介層窗插塞和該些第一介層音插塞均連接至該第一導線，該些第二介層窗插塞均連接至該第二導線，且該些第一虛擬介層窗插塞和該些第一介層窗插塞兩者的總個數與該第一導線的面積的比值相同于該些第二介層窗插塞的總個數與該第二導線的面積的比值；以及進行電漿制程形成復數第三導線于該介電層上分別與該些第一和第二介層窗插塞連接。
2.根據權利要求1所述的降低介層窗插塞的電漿制程的異常放電的方法，其特征是，其中該第一和第二導線為金屬線。
3.一種降低內連線的電漿制程的異常放電的方法，其特征是，包括于一晶片上提供一第一導線和一第二導線；于該第一和第二導線上形成一介電層；于該介電層中形成復數第一虛擬介層窗插塞、復數第一介層窗插塞、和復數第二介層窗插塞，其中該些第一虛擬介層窗插塞和該些第一介層窗插塞均連接至該第一導線，該些第二介層窗插塞均連接至該第二導線，且該些第一虛擬介層窗插塞和該些第一介層窗插塞兩者的與該第一導線接觸的總面積對該第一導線的面積的比值相同于該些第二介層窗插塞與第二導線接觸的總面積對該第二導線的面積的比值；以及進行電漿制程形成復數第三導線于該介電層上分別與該些第一和第二介層窗插塞連接。
4.根據權利要求3所述的降低介層窗插塞的電漿制程的異常放電的方法，其特征是，其中該第一和第二導線為金屬線。
全文摘要
一種降低內連線的電漿制程的異常放電的方法，于介電層中形成復數第一虛擬介層窗插塞、復數第一介層窗插塞、和復數第二介層窗插塞，其中第一虛擬介層窗插塞和第一介層窗插塞均連接至第一導線，第二介層窗插塞均連接至第二導線，且第一虛擬介層窗插塞和第一真實介層窗插塞總和于第一導線面積的比值相同于第二介層窗插塞的數目于第二導線面積的比值。之后，進行電漿制程形成復數第三導線于介電層上，且分別與第一和第二介層窗插塞連接。
文檔編號H01L21/768GK1431703SQ0210155
公開日2003年7月23日 申請日期2002年1月9日 優先權日2002年1月9日
發明者申云洪, 吳漢明 申請人:中芯國際集成電路制造(上海)有限公司