存儲器操作電壓的偵測電路的制作方法
【專利摘要】一種存儲器操作電壓的偵測電路，所述偵測電路包括：分壓電路，緩沖電路以及存儲器測試機臺，其中：所述分壓電路，適于對存儲器的操作電壓進行分壓，以輸出分壓電壓；所述緩沖電路，適于對所述分壓電壓進行驅動并輸入至所述存儲器測試機臺的測試通道；所述存儲器的測試機臺，包括多個測試通道，適于對所述操作電壓進行偵測，以輸出相應的偵測結果。應用上述偵測電路可以快捷地對存儲器操作電壓進行偵測，并且電路結構更加簡單，易于實現。
【專利說明】
存儲器操作電壓的偵測電路
技術領域
[0001]本發明涉及存儲器測試領域，具體涉及一種存儲器操作電壓的偵測電路。【背景技術】
[0002]隨著半導體技術的發展，基于低功耗、低成本的設計要求，存儲器的電源電壓通常比較低，例如2.5V、1.8V等。然而，為了實現存儲信息的擦寫，通常需要遠高于電源電壓的操作電壓，例如8V、11V等。因此。電荷栗電路被廣泛應用于存儲器中，用于通過較低的電源電壓來獲得較高的操作電壓。
[0003]為了保證電荷栗電路提供正確的操作電壓，在存儲器制造工藝的晶圓測試階段， 需要對存儲器的操作電壓進行偵測。
[0004]然而，現有的存儲器操作電壓的偵測電路中，要么對操作電壓的偵測時間長，要么電路結構復雜，均無法滿足用戶的要求。
【發明內容】
[0005]本發明解決的技術問題是如何快捷且以簡單的偵測電路對存儲器操作電壓進行偵測。
[0006]為解決上述技術問題，本發明實施例提供一種存儲器操作電壓的偵測電路，所述偵測電路包括:分壓電路，緩沖電路以及存儲器測試機臺，其中:所述分壓電路，適于對存儲器的操作電壓進行分壓，以輸出分壓電壓;所述緩沖電路，適于對所述分壓電壓進行驅動并輸入至所述存儲器測試機臺的測試通道;所述存儲器的測試機臺，包括多個測試通道，適于對所述操作電壓進行偵測，以輸出相應的偵測結果。
[0007]可選地，所述操作電壓為編程電壓或擦除電壓。
[0008]可選地，所述分壓電路包括兩個以上串聯連接的PM0S管，其中，任意兩個相鄰PM0S 管的連接節點適于輸出所述分壓電壓，且作為所述分壓電路一端的PM0S管的源極適于接收所述操作電壓，作為所述分壓電路另一端的PM0S管的漏極接地。
[0009]可選地，所述分壓電路包括兩個以上串聯的電阻，其中，任意兩個相鄰電阻的連接節點適于輸出所述分壓電壓，且作為所述分壓電路一端的電阻的另一端適于接收所述操作電壓，作為所述分壓電路另一端的電阻的另一端接地。
[0010]可選地，所述緩沖電路包括:并聯連接的第一緩沖支路及第二緩沖支路，以及與所述第一緩沖支路及第二緩沖支路串聯連接的電流源，其中:所述第一緩沖支路包括:串聯連接的第一 PM0S管和第一匪0S管；所述第二緩沖支路包括:串聯連接的第二PM0S管和第二 W0S管;所述第一W0S管及第二匪0S管的漏極與電流源連接;所述第一匪0S管的柵極與所述分壓電路的輸出端連接;所述第一 PM0S管的柵極分別與所述第一 PM0S管的源極以及所述第二PM0S管的柵極連接，所述第二匪0S管的柵極分別與所述第二NM0S管的漏極以及所述存儲器測試機臺連接。
[0011]與現有技術相比，本發明實施例的技術方案具有以下有益效果:
[0012]采用上述方案，對存儲器的操作電壓進行分壓后，將分壓電壓輸入至緩沖電路，由緩沖電路對分壓電壓進行驅動，以提高分壓電壓對存儲器測試機臺的驅動能力，使得存儲器測試機臺的測試通道可以更好地對操作電壓進行偵測。相對于現有技術，本發明實施例中存儲器操作電壓的偵測電路，利用存儲器測試機臺的測試通道即可進行偵測，可以有效縮短偵測時間。并且，所述偵測電路的結構更加簡單，易于實現。【附圖說明】
[0013]圖1是現有技術中一種存儲器操作電壓的偵測電路的結構示意圖；
[0014]圖2是現有技術中另一種存儲器操作電壓的偵測電路的結構示意圖；
[0015]圖3是本發明實施例中一種存儲器操作電壓的偵測電路的結構示意圖；
[0016]圖4是本發明實施例中一種分壓電路的結構示意圖；
[0017]圖5是本發明實施例中另一種分壓電路的結構示意圖；
[0018]圖6是本發明實施例中一種緩沖電路的結構示意圖。【具體實施方式】
[0019]圖1是現有的一種存儲器操作電壓的偵測電路的結構示意圖。參照圖1，所述偵測電路包括:開關單元11和電源監控單元(PMU，Power Monitor Unit)12。所述開關單元11在存儲器處于測試模式(test mode)時，將存儲器內部的電荷栗電路10輸出的操作電壓VEP傳輸至所述電源監控單元12,所述電源監控單元12適于測量并顯示所述操作電壓VEP。該偵測電路利用PMU對存儲器的操作電壓進行偵測雖然電路結構簡單，但偵測時間較長。
[0020]圖2是現有的另一種存儲器操作電壓的偵測電路的結構示意圖。參照圖2,所述偵測電路可以包括:分壓電路21，比較器22,參考電壓輸入電路23,存儲器的測試機臺24,以及控制器25。[〇〇21]其中，所述分壓電路21適于對電荷栗電路20輸出的操作電壓VEP進行分壓，以輸出分壓電壓VD。所述參考電壓輸入電路23適于輸出參考電壓VPP。所述比較器22適于將分壓電壓VD與參考電壓VPP進行比較，并將比較結果輸入至控制器25。所述存儲器的測試機臺24適于根據對被測晶圓的測試結果，產生pass(測試通過)或fail(測試失敗)的控制信號并輸入至控制器25。控制器25適于根據存儲器的測試機臺24輸入的控制信號以及比較器22的比較結果，調整電荷栗電路20輸出的操作電壓VEP的值，以對電荷栗電路20輸出的操作電壓VEP 進行校準。該偵測電路雖然能夠達到對存儲器的操作電壓進行偵測的目的，但電路結構復雜，實施難度大。
[0022]針對上述問題，本發明實施例提供了一種存儲器操作電壓的偵測電路，所述偵測電路中設置有分壓電路及緩沖電路，所述分壓電路可以對存儲器的操作電壓進行分壓，將分壓電壓輸入至緩沖電路，由緩沖電路對分壓電壓進行驅動，以提高分壓電壓對存儲器測試機臺的驅動能力，使得存儲器測試機臺的測試通道可以更好地對操作電壓進行偵測。相對于圖1示出的偵測電路，本發明實施例中的偵測電路，利用存儲器測試機臺的測試通道即可進行偵測，由此可以有效縮短偵測時間。相對于圖2示出的偵測電路，偵測電路的結構更加簡單，易于實現。
[0023]為使本發明的上述目的、特征和有益效果能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細地說明。
[0024]參照圖3,本發明實施例提供了一種存儲器操作電壓的偵測電路，所述偵測電路可以包括:分壓電路31，緩沖電路32以及存儲器測試機臺33。其中:[〇〇25]所述分壓電路31，適于對存儲器的操作電壓VEP進行分壓，以輸出分壓電壓VM; [〇〇26]所述緩沖電路32,適于對所述分壓電壓VM進行驅動并輸入至所述存儲器測試機臺 33的測試通道；[〇〇27] 所述存儲器測試機臺33,包括多個測試通道，適于對所述操作電壓VEP進行偵測， 以輸出相應的偵測結果。[〇〇28] 在具體實施中，存儲器的電源電壓通常比較低，比如2.5V、1.8V或1.5V等。為了實現存儲信息的讀寫，存儲器需要遠高于電源電壓的編程電壓和擦除電壓，因此常常利用電荷栗電路30通過電荷的累積效應，來產生存儲器的操作電壓VEP。當然，還可以通過其它電路來產生存儲器的操作電壓VEP，具體不受限制。
[0029]在具體實施中，所述分壓電路31可以存在多種電路結構，具體不受限制。但無論所述分壓電路31具體的電路結構如何，均不構成對本發明的限制，且均在本發明的保護范圍之內。
[0030]在本發明的一實施例中，參照圖4,所述分壓電路31可以包括兩個以上串聯連接的 PM0S管M41?M4n。任意兩個相鄰PM0S管的連接節點適于輸出所述分壓電壓VM，且作為所述分壓電路一端的PM0S管即第一個PM0S管M41的源極適于接收所述操作電壓，作為所述分壓電路另一端的PM0S管即最后一個PM0S管M4n的漏極接地。[0031 ]需要說明的是，在具體實施中，PM0S管的數量，S卩n的取值，與所述操作電壓VEP的電壓值及單個PM0S管的閾值電壓相關，所述操作電壓VEP與n的比值通常大于單個PM0S管的閾值電壓，以使得所述分壓電路31形成導電通路。[〇〇32] 在具體實施中，即可以在PM0S管M43與PM0S管M44的連接節點輸出分壓電壓VM，也可以在PM0S管M4n-1與PM0S管M4n的連接節點輸出分壓電壓VM。當然，還可以在其它節點輸出所述分壓電壓VM，只需保證所述分壓電壓VM在所述存儲器測試機臺的測試范圍內即可。 其中，所述分壓電路31的分壓比例，亦即所述分壓電壓VM與所述操作電壓VEP的比值，與所述分壓電壓VM的輸出節點相關。例如，當在PM0S管M43與PM0S管M44的連接節點輸出分壓電壓VM，該分壓比例為(n-3) /n，相應地，VM = (n-3) *VEP/n。
[0033]在本發明的另一實施例中，參照圖5,所述分壓電路31可以包括兩個以上串聯的電阻R51?R5m。任意兩個相鄰電阻的連接節點適于輸出所述分壓電壓，且作為所述分壓電路一端電阻即第一個電阻R51的另一端適于接收所述操作電壓，作為所述分壓電路另一端的電阻即最后一個電阻R5m的另一端接地。[〇〇34]需要說明的是，在具體實施中，電阻的數量，S卩m的取值，與所述操作電壓VEP的電壓值及單個電阻的阻值相關，所述操作電壓VEP與m的比值通常大于單個電阻所分擔的電壓，以使得所述分壓電路31形成導電通路。[〇〇35] 在具體實施中，即可以在電阻R53與電阻R54的連接節點輸出分壓電壓VM，也可以在電阻R5m-1與電阻R5m的連接節點輸出分壓電壓VM。當然，還可以在其它節點輸出所述分壓電壓VM，只需保證所述分壓電壓VM在所述存儲器測試機臺的測試范圍內即可。其中，所述分壓電路31的分壓比例，亦即所述分壓電壓VM與所述操作電壓VEP的比值，與所述分壓電壓VM的輸出節點相關。例如，當在電阻R53與電阻R54的連接節點輸出分壓電壓VM，該分壓比例為(m-3)/m，相應地，VM= (m-3)*VEP/m。
[0036]在具體實施中，所述緩沖電路32可以存在多種電路結構，具體不受限制。但無論所述緩沖電路32具體的電路結構如何，均不構成對本發明的限制，且均在本發明的保護范圍之內。
[0037]在本發明的一實施例中，參照圖6,所述緩沖電路32可以包括:并聯連接的第一緩沖支路61及第二緩沖支路62,以及與所述第一緩沖支路61及第二緩沖支路61串聯連接的電流源Is，其中:[〇〇38] 所述第一緩沖支路61可以包括:串聯連接的第一 PM0S管M611和第一匪0S管M612。 所述第二緩沖支路62可以包括:串聯連接的第二PM0S管M621和第二NM0S管M622。[〇〇39]具體地，所述第一 PM0S管M611的漏極與電壓輸入端VDD連接，柵極分別與所述第一 PM0S管M611的源極以及所述第二PM0S管M621的柵極連接，源極與所述第一匪0S管M612的漏極連接。所述第一 NM0S管M612的柵極適于輸入分壓電壓VM，源極與電流源Is連接。所述第二 PM0S管M621的漏極與電壓輸入端VDD連接，柵極與所述第一 PM0S管M611的柵極連接，源極分別與第二NM0S管M622的漏極以及第二NM0S管M622的柵極連接。所述第二NM0S管M622的柵極適于輸出電壓Vin至存儲器的測試機臺，源極與電流源Is連接。電流源Is的一端分別與第一 NM0S管M612以及第二NM0S管M622的源極連接，另一端接地，適于提供驅動電流源。
[0040]通過第一 PM0S管M611、第一匪0S管M612、第二PM0S管M621以及第二匪0S管M622的反饋作用，可以使得Vin和VM的電壓值相同，且驅動能力更強。
[0041]需要說明的是，在具體實施中，所述緩沖電路32還可以采用其它電路結構，只要所述緩沖電路32可以提高分壓電壓VM的驅動能力即可。[〇〇42]在具體實施中，所述存儲器測試機臺33是存儲器制造工藝中已有的測量儀器，通常用于測試半導體器件的電性能參數和工藝參數，例如M0S管的開啟電壓、飽和電流、關閉電流、擊穿電壓、柵氧化層厚度等。測試時，存儲器測試機臺可以通過相應的引腳與被測晶圓進行連接，進而可以向被測晶圓輸入相應的信號以進行測試。測試完成后，測試結果可以通過相應的引腳返回存儲器測試機臺。[〇〇43] 通常情況下，一個機臺可以包括多個模組(module)，每個模組包括4個電源端和48 個通道(channe 1)。例如，對于KALOS I測試機臺來說，共包括16個模組，此時，該測試機臺共包括16 X 48 = 768個通道。對于存儲器來說，與測試機臺的測試通道相連的引腳的數目決定著并行測試(Parallel Test)的芯片數量。并且，通過測試機臺的測試通道進行偵測，相對于利用PMU進行偵測，偵測所需時間更短，偵測效率更高。[〇〇44]需要說明的是，上述關于分壓電路31以及緩沖電路32僅為舉例說明，本發明對此不做限制。采用緩沖電路32對分壓電路31輸出的分壓電壓進行驅動，可以提高分壓電壓對存儲器測試機臺的驅動能力，使得存儲器測試機臺的測試通道可以更快捷地對操作電壓進行偵測，并且電路結構較簡單，易于實現。
[0045]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種存儲器操作電壓的偵測電路，其特征在于，包括:分壓電路，緩沖電路以及存儲 器測試機臺，其中:所述分壓電路，適于對存儲器的操作電壓進行分壓，以輸出分壓電壓；所述緩沖電路，適于對所述分壓電壓進行驅動并輸入至所述存儲器測試機臺的測試通 道；所述存儲器的測試機臺，包括多個測試通道，適于對所述操作電壓進行偵測，以輸出相 應的偵測結果。2.如權利要求1所述的存儲器操作電壓的偵測電路，其特征在于，所述操作電壓為編程 電壓或擦除電壓。3.如權利要求1所述的存儲器操作電壓的偵測電路，其特征在于，所述分壓電路包括兩 個以上串聯連接的PMOS管，其中，任意兩個相鄰PMOS管的連接節點適于輸出所述分壓電壓， 且作為所述分壓電路一端的PMOS管的源極適于接收所述操作電壓，作為所述分壓電路另一 端的PMOS管的漏極接地。4.如權利要求1所述的存儲器操作電壓的偵測電路，其特征在于，所述分壓電路包括兩 個以上串聯的電阻，其中，任意兩個相鄰電阻的連接節點適于輸出所述分壓電壓，且作為所 述分壓電路一端的電阻的另一端適于接收所述操作電壓，作為所述分壓電路另一端的電阻的另一端接地。5.如權利要求1?4任一項所述的存儲器操作電壓的偵測電路，其特征在于，所述緩沖電路包括:并聯連接的第一緩沖支路及第二緩沖支路，以及與所述第一緩沖支路及第二緩沖支路 串聯連接的電流源，其中:所述第一緩沖支路包括:串聯連接的第一 PMOS管和第一匪0S管;所述第二緩沖支路包 括:串聯連接的第二PMOS管和第二NM0S管；所述第一 NM0S管及第二NM0S管的漏極與電流源連接;所述第一 NM0S管的柵極與所述分 壓電路的輸出端連接;所述第一 PMOS管的柵極分別與所述第一 PMOS管的源極以及所述第二 PMOS管的柵極連接，所述第二NM0S管的柵極分別與所述第二NM0S管的漏極以及所述存儲器 測試機臺連接。
【文檔編號】G11C29/50GK106024069SQ201610319267
【公開日】2016年10月12日
【申請日】2016年5月13日
【發明人】楊光軍
【申請人】上海華虹宏力半導體制造有限公司