雙端口sram的時序控制電路的制作方法
【技術領域】
[0001] 本發明涉及一種半導體集成電路制造，特別是涉及一種雙端口靜態隨機存儲器 (SRAM)的時序控制電路。
【背景技術】
[0002] 雙端口 SRAM能夠通過兩個端口分別對SRAM單元進行讀寫，每個端口都有對應的 一套地址總線，數據總線和控制信號。兩個端口可以同時對同一地址的SRAM單元進行讀 取，也能每個端口分別讀取不同的SRAM單元，這兩種情形的讀電流大小是不一一樣的，其 中兩個端口同時讀取同一地址的SRAM單元時的讀取電流最小。如圖1所示，是現有雙端口 SRAM的讀寫示意圖。位線BLA和字線WLA對應第一端口，位線BLB和字線WLB對應于第二 端口。
[0003] 當兩個端口同時讀取同一地址時，同一地址的MOS晶體管M102a和M102b都打開 且兩者的讀電流分別為MOS晶體管MlOl的電流的一半，讀電流公式為以下公式（1)。當一 個地址只被一個端口讀取時，同一地址的MOS晶體管M102a和M102b中只有一個打開且其 讀電流等于MOS晶體管MlOl的電流，讀電流公式為以下公式（2)。
【主權項】
1. 一種雙端口SRAM的時序控制電路，其特征在于： 各SRAM單元結構對應的所述第一位線節點和地之間串聯有第一NMOS管、第二NMOS管 和第三NMOS管，各所述SRAM單元結構對應的第二位線節點和地之間串聯有第四NMOS管、 第五NMOS管和第六NMOS管； 所述第一NMOS管的柵極連接第一字線、所述第四NMOS管的柵極連接第二字線，所述第 二NMOS管的柵極連接第一脈沖信號、所述第五NMOS管的柵極連接第二脈沖信號，所述第三 NMOS管的柵極和所述第五NMOS管的柵極都連接時間控制信號； 第一時鐘信號和第一地址信號從第一端口輸入，第二時鐘信號和第二地址信號從第二 端口輸入； 所述第一時鐘信號和所述第二時鐘信號輸入到第一脈沖產生器中分別形成所述第一 脈沖信號和所述第二脈沖信號，通過多個所述SRAM單元對所述第一位線放電產生所述第 一脈沖信號的下降沿、通過多個所述SRAM單元對所述第二位線放電產生所述第二脈沖信 號的下降沿，所述第一脈沖信號的上升沿在所述第一時鐘信號的上升沿處產生，所述第二 脈沖信號的上升沿在所述第二時鐘信號的上升沿處產生； 所述第一地址信號和所述第二地址信號通過地址鎖存器后輸入到地址比較器中進行 比較，所述地址比較器輸出地址比較結果到時間控制信號產生器中，所述第一脈沖信號和 所述第二脈沖信號進行與運算后輸入到所述時間控制信號產生器中，所述時間控制信號產 生器輸出所述時間控制信號； 當所述第一地址信號和所述第二地址信號相同時，所述地址比較結果為1 ;當所述第 一地址信號和所述第二地址信號不相同時，所述地址比較結果為0 ; 當所述第一脈沖信號和所述第二脈沖信號的與結果為〇時，所述時間控制信號為1 ;當 所述第一脈沖信號和所述第二脈沖信號的與結果為1時，所述時間控制信號為所述地址比 較結果的反相信號。
2. 如權利要求1所述雙端口SRAM的時序控制電路，其特征在于：所述第一時鐘信號和 所述第二時鐘信號的頻率不同，相位異步。
3. 如權利要求1所述雙端口SRAM的時序控制電路，其特征在于：所述地址比較器包括 多個異或門，多個或非門； 各所述異或門分別對所述第一地址信號和所述第二地址信號的各相同位進行異或運 算并輸出由各位異或運算值組成的地址異或信號； 各所述或非門分別對所述地址異或信號中的二位以上進行或非運算并輸出相應或非 運算結果； 對各所述或非門輸出的或非運算結果進行與運算形成所述地址比較結果。
4. 如權利要求1所述雙端口SRAM的時序控制電路，其特征在于：所述時間控制信號產 生器包括由第一PMOS管和第七NMOS管組成的傳輸門，所述第一PMOS管和所述第七NMOS 管的漏極都連接所述地址比較結果，所述第一PMOS管的柵極連接所述第一脈沖信號和所 述第二脈沖信號的與信號的反相信號，所述第七NMOS管的柵極連接所述第一脈沖信號和 所述第二脈沖信號的與信號； 所述第一PMOS管和所述第七NMOS管的源極連接在一起并通過一反相器后輸出所述時 間控制信號； 所述第一PMOS管和所述第七NMOS管的源極還通過第八NMOS管接地，所述第八NMOS管的柵極連接所述第一脈沖信號和所述第二脈沖信號的與信號的反相信號。
【專利摘要】本發明公開了一種雙端口SRAM的時序控制電路，單元結構對應的兩條位線節點和地之間分別串聯有3個NMOS管。NMOS管的柵極分別連接對應的字線、脈沖信號和時間控制信號。各脈沖信號由對應時鐘信號輸入到第一脈沖產生器中分別形成。地址信號通過地址鎖存器后輸入到地址比較器中進行比較并輸出地址比較結果到時間控制信號產生器中，脈沖信號進行與運算后輸入到時間控制信號產生器中并輸出時間控制信號；兩個地址信號相同時地址比較結果為1；不同時，地址比較結果為0；兩個脈沖信號的與結果為0時，時間控制信號為1；兩個脈沖信號的與結果為1時，時間控制信號為地址比較結果的反相信號。本發明能降低SRAM操作功耗且不影響讀可靠性。
【IPC分類】G11C11-413
【公開號】CN104733039
【申請號】CN201510024022
【發明人】錢一駿
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年6月24日
【申請日】2015年1月19日