上電時序電路的制作方法
【技術領域】
[0001]本實用新型涉及計算機技術，尤其涉及一種上電時序電路。
【背景技術】
[0002]隨著通信技術的不斷發展，計算機成為人們生活和工作不可或缺的硬件設備，計算機中芯片的電源架構對于計算機的可靠性或穩定性起著非常重要的作用。一般的，生產計算機中的芯片的廠家會設定芯片中一些電壓輸入引腳之間的壓差的規格，該芯片的使用者只要滿足該芯片的壓差規格，就可以確保計算機的穩定性。以計算機中常用的AMDRS780X系列芯片為例，該系列芯片需要同時工作在3.3V和1.8V的電壓下，即3.3V的電源輸入端和1.8的電源輸入端需要同時給該系列芯片供電，AMD公司設定的該芯片上分別與3.3V的電源輸入端和1.8V的電源輸入端對應的兩個電壓輸入引腳在上電過程中的壓差要小于2.1V。
[0003]需要說明的是，傳統的計算機平臺所需的1.8V是由3.3V通過電源轉換芯片轉出的，即1.8V的電源輸入端中包括一個3.3V的電源輸入端和一個電源轉換芯片，因此，由于
1.8V的電源輸入端的電源轉換芯片時間延時，經常會造成3.3V的電源輸入端與1.8V的電源輸入端在上電過程中，電壓的爬升階段壓差會大于2.1V，進而導致芯片上與這兩個電源輸入端對應的電壓輸入引腳之間的壓差大于2.1V，從而影響計算機的穩定性。
[0004]因此，如何確保計算機芯片的電壓輸入引腳在上電過程中的壓差滿足相應的壓差規格要求，成為目前亟待解決的技術問題。
【實用新型內容】
[0005]本實用新型提供一種上電時序電路，可以確保計算機芯片的電壓輸入引腳在上電過程中的壓差滿足相應的壓差規格要求，從而保證計算機的穩定運行。
[0006]第一方面，本實用新型提供一種上電時序電路，包括:第一電源模塊、第二電源模塊、第一 MOS場效應管、半導體壓降模塊和延時電路，所述第一 MOS場效應管為P通道的MOS場效應管，所述半導體壓降模塊產生的導通壓降大于第一閾值小于第二閾值，所述第一閾值大于所述第一電源模塊的穩定電壓減去所述第二電源模塊的穩定電壓的差值，所述第二閾值小于芯片的第一電壓輸入引腳與第二電壓輸入引腳之間的壓差所應滿足的壓差閾值；
[0007]所述第一電源模塊的第一端分別與所述第一 MOS場效應管的源極和所述延時電路的第一端連接，所述第一電源模塊的第二端與芯片的第一電壓輸入引腳連接；所述延時電路的第一端與所述第一 MOS場效應管的源極連接，所述延時電路的第二端與所述第一MOS場效應管的柵極連接；所述第一 MOS場效應管的漏極通過所述半導體壓降模塊與所述第二電源模塊的第一端連接，所述第二電源模塊的第二端連接所述芯片的第二電壓輸入引腳；所述延時電路用于使所述第一 MOS場效應管在所述第一電源模塊輸入給所述第一電壓輸入引腳的電壓和所述第二電源模塊輸入給所述第二電壓輸入引腳的電壓達到穩定值后再關閉。
[0008]結合第一方面，在第一方面的第一種可能的實施方式中，所述半導體壓降模塊包括第二 MOS場效應管，所述第二 MOS場效應管為N通道的MOS場效應管；
[0009]所述第一 MOS場效應管的漏極與所述第二 MOS場效應管的源極連接，所述第二 MOS場效應管的柵極接地，且所述第二 MOS場效應管的漏極與所述第二電源模塊的第一端連接。
[0010]結合第一方面，在第一方面的第二種可能的實施方式中，所述半導體壓降模塊包括第一二極管，所述第一 MOS場效應管的漏極與所述第一二極管的正極連接，所述第一二極管的負極與所述第二電源模塊的第一端連接。
[0011]結合第一方面的第一種可能的實施方式，在第一方面的第三種可能的實施方式中，所述半導體壓降模塊還包括第二二極管；所述第二 MOS場效應管的導通壓降為M，所述第二二極管的導通壓降為N，M+N大于所述第一閾值小于所述第二閾值；
[0012]所述第二 MOS場效應管的漏極連接所述第二二極管的正極，所述第二二極管的負極連接所述第二電源模塊的第一端。
[0013]結合第一方面的第一種可能的實施方式，在第一方面的第四種可能的實施方式中，所述半導體壓降模塊還包括第二二極管；所述第二 MOS場效應管的導通壓降為M，所述第二二極管的導通壓降為N，M+N大于所述第一閾值小于所述第二閾值；
[0014]所述第二 MOS場效應管的源極連接所述第二二極管的負極，所述第二二極管的正極連接所述第一 MOS場效應管的漏極。
[0015]結合第一方面至第一方面的第四種可能的實施方式中的任一項，在第一方面的第五種可能的實施方式中，所述延時電路包括一電阻和一電容；
[0016]所述電阻的第一端分別與所述第一 MOS場效應管的源極和所述第一電源模塊的第一端連接，所述電阻的第二端分別與所述電容的第一端和所述第一 MOS場效應管的柵極連接，所述電容的第二端接地。
[0017]本實用新型提供的上電時序電路，通過在第一電源模塊和第二電源模塊之間設置第一 MOS場效應管、半導體壓降模塊和延時電路，且半導體壓降模塊的導通壓降大于第一閾值小于第二閾值，使得在上電過程中第一電源模塊對應的第一電壓輸入引腳和第二電源模塊對應的第二電壓輸入引腳之間的壓差滿足壓差閾值，從而滿足芯片的壓差規格要求，保證了計算機的穩定運行。
【附圖說明】
[0018]圖1為本實用新型提供的上電時序電路實施例一的結構不意圖；
[0019]圖2為本實用新型提供的上電時序電路的上電過程中的電壓爬升波形圖；
[0020]圖3為本實用新型提供的上電時序電路實施例二的結構示意圖；
[0021]圖4為本實用新型提供的上電時序電路實施例三的結構示意圖；
[0022]圖5為本實用新型提供的上電時序電路實施例四的結構示意圖；
[0023]圖6為本實用新型提供的上電時序電路實施例五的結構示意圖；
[0024]圖7為本實用新型提供的上電時序電路實施例六的結構示意圖；
[0025]附圖標記說明:
[0026]10:第一電源模塊； 11:第二電源模塊；12:第一 MOS場效應管；
[0027]13:半導體壓降模塊； 14:延時電路；131:第二 MOS場效應管；
[0028]15:芯片；151:第一電壓輸入引腳；152:第二電壓輸入引腳；
[0029]101:第一電源模塊的第一端；102:第一電源模塊的第二端；
[0030]111:第二電源模塊的第一端；112:第二電源模塊的第二端；
[0031]141:延時電路的第一端；142:延時電路的第二端；
[0032]132:第一二極管；133:第二二極管；
[0033]16:電阻；17:電容；
[0034]161:電阻的第一端；162:電阻的第二端；
[0035]171:電容的第一端；172:電容的第二端。
【具體實施方式】
[0036]本實用新型涉及的上電時序電路，可以適用于計算機芯片的供電電路中。以計算機主板上的芯片為例，一些芯片可以同時工作在不同的電壓下，但是計算機中的芯片的生產廠家會設定芯片中一些電壓輸入引腳之間的壓差的規格大小，該規格大小要求芯片的使用者必須滿足該芯片的壓差規格才能確保計算機的穩定運行。由于電源模塊在為芯片供電時，不同的電源模塊對應連接芯片上不同的電壓輸入引腳，某些電源模塊提供的電壓是由其他的電源模塊經電源轉換芯片轉換得到的，因此，在上電過程中，經常會由于電源轉換芯片的延時，造成芯片上某些電壓輸入引腳之間的壓差不滿足芯片生產廠家設定的壓差規格，從而造成計算機的不穩定。
[0037]本實用新型提供的上電時序電路，旨在解決現有技術中計算機芯片的電壓輸入引腳在上電過程中的壓差無法滿足相應的壓差閾值要求的技術問題。
[0038]圖1為本實用新型提供的上電時序電路實施例一的結構示意圖。如圖1所示，該上電時序電路包括第一電源模塊10、第二電源模塊11、第一 MOS場效應管12、半導體壓降模塊13和延時電路14，所述第一 MOS場效應管12為P通道的MOS場效應管，所述半導體壓降模塊13產生的導通壓降大于第一閾值小于第二閾值，所述第一閾值大于所述第一電源模塊10的穩定電壓減去所述第二電源模塊11的穩定電壓的差值，所述第二閾值小于芯片15的第一電壓輸入引腳151與第二電壓輸入引腳152之間的壓差所應滿足的壓差閾值。需要說明的是，該壓差閾值為芯片生產廠家設定的芯片15在上電過程中第一電壓輸入引腳151與第二電壓輸入引腳152之間的壓差應滿足的壓差規格要求，上述半導體壓降模塊13具有一導通電壓，當半導體壓降模塊13兩端的電壓達到該導通電壓時，半導體壓降模塊13才會導通，進而產生導通壓降。
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