本發明涉及(ji)半(ban)導體(ti)存(cun)(cun)儲(chu)器設計技(ji)術領域，特別涉及(ji)一種半(ban)導體(ti)只讀存(cun)(cun)儲(chu)器存(cun)(cun)儲(chu)陣(zhen)列。

背景技術：

半導體(ti)只讀存(cun)儲(chu)器(qi)一(yi)(yi)般由地址譯(yi)碼器(qi)、存(cun)儲(chu)陣列(lie)(lie)(lie)和靈敏(min)放大器(qi)組成，其中(zhong)(zhong)存(cun)儲(chu)陣列(lie)(lie)(lie)包(bao)括排(pai)列(lie)(lie)(lie)成行與列(lie)(lie)(lie)陣列(lie)(lie)(lie)的(de)(de)(de)多(duo)(duo)個(ge)存(cun)儲(chu)器(qi)單(dan)元。每(mei)個(ge)存(cun)儲(chu)器(qi)單(dan)元包(bao)括一(yi)(yi)個(ge)晶(jing)(jing)體(ti)管(guan)，將(jiang)一(yi)(yi)給定行中(zhong)(zhong)各個(ge)晶(jing)(jing)體(ti)管(guan)的(de)(de)(de)柵極連接至字(zi)線，將(jiang)一(yi)(yi)給定列(lie)(lie)(lie)中(zhong)(zhong)各個(ge)晶(jing)(jing)體(ti)管(guan)的(de)(de)(de)漏端連接至位(wei)(wei)(wei)線。為了讀取每(mei)個(ge)存(cun)儲(chu)器(qi)單(dan)元的(de)(de)(de)狀態，一(yi)(yi)般將(jiang)各個(ge)字(zi)線預充電(dian)至某一(yi)(yi)個(ge)電(dian)壓(ya)，并讀取位(wei)(wei)(wei)線上(shang)的(de)(de)(de)電(dian)壓(ya)來判斷存(cun)儲(chu)的(de)(de)(de)數據是“1”或“0”。通過檢測位(wei)(wei)(wei)線的(de)(de)(de)電(dian)壓(ya)來感應存(cun)儲(chu)的(de)(de)(de)數據，通常需(xu)(xu)要等(deng)候一(yi)(yi)定的(de)(de)(de)穩(wen)定時(shi)間才(cai)能判讀存(cun)儲(chu)的(de)(de)(de)數據。隨著存(cun)儲(chu)單(dan)元的(de)(de)(de)增加，位(wei)(wei)(wei)線上(shang)的(de)(de)(de)寄生電(dian)容需(xu)(xu)要更(geng)多(duo)(duo)的(de)(de)(de)穩(wen)定時(shi)間，成為存(cun)儲(chu)器(qi)的(de)(de)(de)存(cun)取速度瓶頸。

技術實現要素：

(一(yi))要解決的技術問(wen)題(ti)

有鑒于此(ci)，本發明的(de)目的(de)在于，提供一(yi)種基于動態電阻(zu)單元(yuan)的(de)偽差分式半導體(ti)只(zhi)讀存儲(chu)陣列，能(neng)夠快速讀取存儲(chu)數據，通過(guo)采用差分形式位線，提供動態電阻(zu)，并降低位線上電壓擺(bai)幅，從(cong)而(er)減少對寄生(sheng)電容充電時間(jian)，解決只(zhi)讀存儲(chu)器(qi)存取速度上的(de)瓶頸。

(二)技術方案

為(wei)了達(da)到上述(shu)目的(de)，本(ben)發(fa)明(ming)提供一種基(ji)于動態(tai)電(dian)阻單元(yuan)(yuan)的(de)偽差分(fen)(fen)式半導體(ti)只讀(du)存儲陣(zhen)列(lie)，包括存儲陣(zhen)列(lie)單元(yuan)(yuan)、預充電(dian)單元(yuan)(yuan)、差分(fen)(fen)靈(ling)敏(min)放(fang)大器(qi)(qi)，其(qi)特征在于，還包括動態(tai)電(dian)阻單元(yuan)(yuan)；存儲陣(zhen)列(lie)單元(yuan)(yuan)中每個存儲單元(yuan)(yuan)由一個晶體(ti)管(guan)構成，晶體(ti)管(guan)漏極與差分(fen)(fen)位(wei)(wei)線(xian)相連(lian)，柵極與字線(xian)相連(lian)，源極接地；差分(fen)(fen)位(wei)(wei)線(xian)上端(duan)在位(wei)(wei)選信號的(de)控制下經動態(tai)電(dian)阻單元(yuan)(yuan)輸(shu)出給(gei)差分(fen)(fen)靈(ling)敏(min)放(fang)大器(qi)(qi)，差分(fen)(fen)位(wei)(wei)線(xian)下端(duan)連(lian)接預充電(dian)單元(yuan)(yuan)。

其中，差分(fen)位(wei)(wei)(wei)(wei)線可分(fen)為同相(xiang)位(wei)(wei)(wei)(wei)線或反相(xiang)位(wei)(wei)(wei)(wei)線；與同相(xiang)位(wei)(wei)(wei)(wei)線相(xiang)連，則存儲的(de)數據是(shi)邏(luo)輯電(dian)平“0”；若與反相(xiang)位(wei)(wei)(wei)(wei)線相(xiang)連，則存儲的(de)是(shi)邏(luo)輯電(dian)平“1”。

其中，預(yu)充(chong)電(dian)單元(yuan)用于在預(yu)充(chong)電(dian)期間(jian)給(gei)位(wei)線和電(dian)源(VDD)之間(jian)提供一條充(chong)電(dian)通路(lu)，將差分位(wei)線正反(fan)相端都預(yu)充(chong)電(dian)到VDD，在求值期間(jian)位(wei)線與預(yu)充(chong)電(dian)單元(yuan)的連接斷開。

其(qi)中(zhong)，動態電(dian)阻單(dan)(dan)元在預充電(dian)期間(jian)將存(cun)儲單(dan)(dan)元與差分靈(ling)敏放大器(qi)單(dan)(dan)元的(de)連接節點充電(dian)到(dao)VDD，在求值期間(jian)動態電(dian)阻單(dan)(dan)元斷開，不影響存(cun)儲單(dan)(dan)元與差分靈(ling)敏放大器(qi)單(dan)(dan)元之間(jian)的(de)信號傳遞。

(三)有益效果

本發明提供的(de)基于動態電阻單元的(de)偽差(cha)分式半導體只讀存(cun)儲陣(zhen)列具有的(de)積極效果在于：

(1)采用動態(tai)電(dian)阻單元，加速存儲(chu)單元的充放電(dian)，有利于減小存儲(chu)器的存取時(shi)間。

(2)通(tong)過采(cai)用差分位線，增強對(dui)共(gong)模噪聲的抑制，并(bing)且提(ti)供差分形式輸(shu)出電(dian)壓，有利于提(ti)供存(cun)儲器的工作電(dian)路并(bing)簡化電(dian)路。

附圖說明

圖(tu)1是(shi)本發明的一個實施例的基于動態(tai)電(dian)阻單元的偽差(cha)分式(shi)半(ban)導體只(zhi)讀(du)存儲陣列的示意圖(tu)；

圖2是本發(fa)明的一個實施(shi)例的基于動態電阻單元的偽差分式半導(dao)體只讀存儲陣列(lie)的讀取(qu)數據的時序(xu)圖；

圖3是本發明的(de)一個(ge)實施例的(de)基于(yu)動態電阻(zu)單(dan)元的(de)偽差分式半導體只讀存儲陣(zhen)列(lie)的(de)預充電等效(xiao)電路圖；

圖4是本發明的一個實(shi)施例的基(ji)于動態電阻單元(yuan)的偽差分(fen)式(shi)半導體只讀存(cun)儲陣列的求值期間“0”單元(yuan)被選中的等效電路圖；

圖5是(shi)本發明的一個實(shi)施例的基于動態電(dian)阻單元的偽差分(fen)式半(ban)導體(ti)只讀存(cun)儲陣列的求值期(qi)間“1”單元被選中的等效電(dian)路圖。

具體實施方式

為(wei)使本發(fa)明(ming)(ming)的目的、技術(shu)方(fang)案和(he)優點更加清楚(chu)明(ming)(ming)自，以下結合具體實施例，并參(can)照附圖，對本發(fa)明(ming)(ming)作(zuo)進(jin)一(yi)步的詳(xiang)細說(shuo)明(ming)(ming)。

圖1是本發明的一個實施例的基于動態電阻單元的偽差分式半導體只讀存儲陣列的示意圖，由存儲陣列單元、預充電單元、動態電阻單元和差分靈敏放大器組成。存儲單元由一個MOS晶體管組成，同一行的存儲單元柵極連接到字線WL(這里的WL包括WL₀-WL_n，每次讀取數據時只有一根字線為高電平，其他位線為低電平)。存儲單元源極與地相連，存儲單元漏極若與差分位線中同相位線BL(這里的BL包括BL₀～BL_n)相連(lian)，即存(cun)儲(chu)的是(shi)邏輯電平(ping)“0”，如儲(chu)單元0所示(shi)；反(fan)之，若與差分位(wei)線中反(fan)相位(wei)線相連(lian)則存(cun)儲(chu)的是(shi)邏輯電平(ping)“1”，如存(cun)儲(chu)單元1所示(shi)。

為了減少位線上電容的充電時間，本發明在差分位線上引入cascode晶體管，意思是在一個晶體管上面級聯的晶體管，比如圖1中的M6和M7都屬于此種晶體管。實現在保持差分位線上電流差不變情況下，減小位線上電壓變化擺幅。假如存儲單元0被選中，則同相位線BL_n-1電壓被拉低，而反相位線電壓并沒有出現下降，而是保持不變。位線BL_n-1和上信(xin)(xin)號不是真正(zheng)的(de)(de)(de)差(cha)(cha)(cha)(cha)分(fen)形式(shi)，故(gu)稱該類型存(cun)儲(chu)(chu)器(qi)是偽差(cha)(cha)(cha)(cha)分(fen)式(shi)只(zhi)(zhi)(zhi)讀(du)(du)存(cun)儲(chu)(chu)器(qi)。偽差(cha)(cha)(cha)(cha)分(fen)式(shi)只(zhi)(zhi)(zhi)讀(du)(du)存(cun)儲(chu)(chu)陣列優點有三點。首(shou)先，存(cun)儲(chu)(chu)器(qi)中的(de)(de)(de)數(shu)據(ju)由存(cun)儲(chu)(chu)單元(yuan)中晶體管(guan)漏極與(yu)同(tong)相(xiang)(xiang)位(wei)線BL或與(yu)反(fan)相(xiang)(xiang)位(wei)線相(xiang)(xiang)連決定。只(zhi)(zhi)(zhi)要通過(guo)判(pan)斷差(cha)(cha)(cha)(cha)分(fen)位(wei)線的(de)(de)(de)電壓差(cha)(cha)(cha)(cha)是正(zheng)還是負，即可得到存(cun)儲(chu)(chu)的(de)(de)(de)數(shu)據(ju)是邏(luo)輯電平“1”還是“0”。從而保證(zheng)存(cun)儲(chu)(chu)陣列每一行(xing)晶體管(guan)數(shu)量相(xiang)(xiang)等。對于行(xing)地址譯(yi)碼器(qi)而言，每一個行(xing)地址譯(yi)碼器(qi)的(de)(de)(de)負載(zai)相(xiang)(xiang)同(tong)，有利于簡化(hua)電路設計(ji)；其次，偽差(cha)(cha)(cha)(cha)分(fen)式(shi)只(zhi)(zhi)(zhi)讀(du)(du)存(cun)儲(chu)(chu)陣列采用(yong)差(cha)(cha)(cha)(cha)分(fen)位(wei)線，提高對共模噪(zao)聲的(de)(de)(de)抑(yi)制能力；最后，偽差(cha)(cha)(cha)(cha)分(fen)只(zhi)(zhi)(zhi)讀(du)(du)存(cun)儲(chu)(chu)陣列提供差(cha)(cha)(cha)(cha)分(fen)輸(shu)出，增強輸(shu)出信(xin)(xin)號擺幅，有利于下(xia)一級電路設計(ji)。

圖2是(shi)本發明的(de)一個實施(shi)例的(de)基于動(dong)態電(dian)阻單元(yuan)的(de)偽差分式(shi)半導體只讀(du)存(cun)儲陣(zhen)列的(de)讀(du)取數據的(de)時序圖。

圖3是本發明的一個實施例的基于動態電阻單元的偽差分式半導體只讀存儲陣列的預充電等效電路圖。其中字線WL(WL₀-WL_n)。在預(yu)充電(dian)(dian)期間，時(shi)鐘信(xin)(xin)號(hao)(hao)(CLK)，時(shi)鐘控制信(xin)(xin)號(hao)(hao)(CLKS)、位選(xuan)信(xin)(xin)號(hao)(hao)(BS)和(he)字線(xian)(WL)均為低(di)電(dian)(dian)平(ping)(ping)，由(you)于CLK和(he)CLKS均為低(di)電(dian)(dian)平(ping)(ping)，此時(shi)M0、M1、M2、M3、M10、M11、M12和(he)M13均處于導通(tong)狀態，可(ke)以等(deng)效為小電(dian)(dian)阻。位選(xuan)信(xin)(xin)號(hao)(hao)(BS)和(he)行選(xuan)信(xin)(xin)號(hao)(hao)(WL)均為低(di)電(dian)(dian)平(ping)(ping)，所以M4、M5、M6和(he)M7此時(shi)斷(duan)開，可(ke)以等(deng)效為大電(dian)(dian)阻，可(ke)以看出在預(yu)充電(dian)(dian)期間差(cha)分位線(xian)以及差(cha)分靈(ling)(ling)敏放(fang)大器的(de)(de)輸(shu)入端均被充電(dian)(dian)到高(gao)電(dian)(dian)平(ping)(ping)，這(zhe)可(ke)以提高(gao)求值期間位線(xian)上的(de)(de)電(dian)(dian)流變化(hua)以及提高(gao)差(cha)分靈(ling)(ling)敏放(fang)大器的(de)(de)靈(ling)(ling)敏度，從而提高(gao)反(fan)應(ying)速度。

在求值期間，時(shi)鐘信號(hao)(CLK)，時(shi)鐘控制信號(hao)(CLKS)為高電平(ping)，相對應(ying)的MOS管關(guan)斷，通(tong)過(guo)位選信號(hao)和(he)字(zi)線的高低電平(ping)選擇相應(ying)的存儲單元(yuan)。

圖4是本發明的一個實施例的基于動態電阻單元的偽差分式半導體只讀存儲陣列的求值期間“0”單元被選中的等效電路圖。此時時鐘信號(CLK)，時鐘控制信號(CLKS)、位選信號(BS)均為高電平，M0、M1、M2、M3、M10、M11、M12和M13均處于關斷狀態。如圖4表述的是“0”單元對應的字線(WL_n)為高電平而WL₀～WL_n-1均為低電平，表示“0”單元被選中，此時與同相位線BL_n相連的MOS管導通，等效為一個小的電阻，將BL_n拉到地點位，從而同相位線BL_n的電(dian)位低于反向(xiang)位線的電(dian)位，輸出為(wei)低電(dian)平。

圖5是本發明的一個實施例的基于動態電阻單元的偽差分式半導體只讀存儲陣列的求值期間“1”單元被選中的等效電路圖。此時時鐘信號(CLK)，時鐘控制信號(CLKS)、位選信號(BS)均為高電平，M0、M1、M2、M3、M10、M11、M12和M13均處于關斷狀態。如圖5所示，當字線(WL_n-1)為高電平WL₀～WL_n-2和WL_n均為低電(dian)平時(shi)，表示“1”單元被選(xuan)中，此時(shi)與反向位(wei)(wei)線相(xiang)連的MOS管(guan)開(kai)啟，將(jiang)反向位(wei)(wei)線拉到(dao)地電(dian)位(wei)(wei)，從而同相(xiang)位(wei)(wei)線的電(dian)位(wei)(wei)高于(yu)反向位(wei)(wei)線的電(dian)位(wei)(wei)，輸出為1。

以上(shang)所(suo)述的(de)(de)具體實施(shi)(shi)例(li)(li)，對本(ben)(ben)發明(ming)(ming)(ming)的(de)(de)目(mu)的(de)(de)、技術(shu)方(fang)案和(he)有(you)益效(xiao)果進(jin)行了進(jin)一(yi)步(bu)詳細說明(ming)(ming)(ming)，應理(li)解的(de)(de)是(shi)，以上(shang)所(suo)述僅為本(ben)(ben)發明(ming)(ming)(ming)的(de)(de)具體實施(shi)(shi)例(li)(li)而已(yi)，并不用于限(xian)制本(ben)(ben)發明(ming)(ming)(ming)，凡在本(ben)(ben)發明(ming)(ming)(ming)的(de)(de)精(jing)神和(he)原則(ze)之(zhi)內(nei)，所(suo)做(zuo)的(de)(de)任(ren)何修改、等同替(ti)換、改進(jin)等，均應包含在本(ben)(ben)發明(ming)(ming)(ming)的(de)(de)保護范圍之(zhi)內(nei)。