專利名稱：具有軟錯誤紊亂免疫的易失性存儲器元件的制作方法
技術領域：
本發明涉及易失性存儲器元件，更具體地涉及呈現軟錯誤紊亂免疫的非易失性存儲器元件。集成電路經常包含易失性存儲器元件。通常的易失性存儲器元件是基于交叉耦合反相器(鎖存器)。
背景技術：
易失性存儲器元件僅在集成電路帶電時保持數據。在失去電力的事件中，易失性存儲器元件中的數據丟失。盡管諸如基于電可擦寫可編程只讀存儲器技術的存儲器元件的非易失性存儲器元件不以這種方式承受數據丟失，但是經常不期望或者能夠將非易失性存儲器元件制造作為給定集成電路的一部分。結果，經常使用易失性存儲器元件。例如靜態隨即存取存儲器(SRAM)芯片包含SRAM單元，其為一種類型的易失性存儲器元件。易失性存儲器元件還用于可編程邏輯器件集成電路。易失性存儲器元件承受稱為軟錯誤紊亂的現象。軟錯誤紊亂事件是由于宇宙射線和集成電路和封裝中的輻射性雜質造成的。宇宙射線和輻射性雜質產生諸如中子和阿爾法粒子的高能原子粒子。存儲器元件包含從構圖的晶體管襯底形成的晶體管和其它部件。當原子粒子沖擊存儲器元件中的硅時，產生電子——空穴對。電子——空穴對創建導電路徑， 其可造成存儲器元件中的帶電節點放電并且存儲器元件的狀態翻轉。如果，例如存儲器元件中存儲“ 1 ”，則軟錯誤紊亂事件將造成“ 1，，變為“0”。集成電路中的紊亂事件損壞存儲器元件中存儲的數據并且可對系統性能具有嚴重后果。在諸如遠程安裝電信設備的特定系統應用中，維修故障設備非常繁重。除非可編程邏輯器件和其它集成電路對軟錯誤紊亂事件呈現良好的免疫力，否則它們不適用于這些類型的應用。同時，應小心以確保集成電路上不要過多電路區域被易失性存儲器元件消耗， 并且易失性存儲器元件呈現良好的性能特征。因此期望能夠改進諸如可編程邏輯器件集成電路的集成電路中的易失性存儲器元件的軟錯誤紊亂性能。

發明內容
提供一種具有存儲器元件的集成電路。集成電路可以是可編程集成電路、存儲器芯片、和任何其它適當的集成電路。存儲器元件可以用作靜態隨即存取存儲器(SRAM)或者在可編程集成電路中存儲器單元可以用作配置隨即存取存儲器(CRAM)。每個存儲器元件可以具有一對地址晶體管和4個晶體管對。每個晶體管對可以具有位于各個輸出節點處的串聯的η溝道和P溝道晶體管。來自輸出節點的輸出信號可以提供到兩個不同的晶體管柵極，從而晶體管對用作具有分布式輸入的類似反相器電路。這種類型的排列允許存儲器元件呈現對軟錯誤紊亂事件的良好的免疫力。可以使用補償數據線進行數據寫入操作。邏輯零值可以布置在補償數據線上以寫入邏輯1到存儲器元件。在這些邏輯1寫入操作期間， 通過地址晶體管將邏輯零驅動到第二和第四晶體管對的節點。可以使用在數據寫入操作期間容易傳遞邏輯零值的η溝道晶體管實現地址晶體管。可以通過驅動邏輯1到第二和第四地址晶體管的輸出節點進行清除操作。在這些操作期間，地址晶體管可以在傳遞邏輯1值上具有困難。為了確保清除操作成功，可以使用清除線來在清除期間暫時斷電(弱化)一些或者全部晶體管部件。斷電的晶體管對呈現很小的錯流，其降低存儲器陣列中的清除電流中的涌動。當存儲器元件被清除時，清除線可以用于對存儲器元件重供電。本發明的進一步特征、本質和各種優點將從所附的附圖和優選實施方式的隨后詳細描述中變得明顯。


圖1是根據本發明的實施方式的可以包含隨機存取存儲器單元的例示集成電路的圖；圖2是根據本發明的實施方式的存儲器單元的例示陣列的圖；圖3是根據本發明的實施方式的存儲器單元的圖；圖4是根據本發明的實施方式的涉及清除圖3所示的類型的存儲器單元的陣列的例示步驟的流程圖；圖5是根據本發明的實施方式的涉及將數據寫入清除的圖3所示的類型的存儲器單元的陣列的例示步驟的流程圖；圖6是根據本發明的實施方式的具有真實和補償清除線的例示存儲器單元的圖；圖7是根據本發明的實施方式的涉及清除圖3所示的類型的存儲器單元的陣列的例示步驟的流程圖；圖8是根據本發明的實施方式的涉及將數據寫入清除的圖3所示的類型的存儲器單元的陣列的例示步驟的流程圖；圖9是根據本發明的實施方式的可用于存儲器單元的例示布局的俯視圖；圖10是示出根據本發明的實施方式的可用于控制存儲器元件陣列的電路圖。
具體實施例方式集成電路經常包括易失性存儲器元件的陣列。這些存儲器元件陣列可用于在數據處理操作期間存儲數據。在諸如可編程邏輯器件的可編程集成電路中，存儲器元件的陣列可以被加載用于配置可編程邏輯電路的配置數據。用于存儲針對可編程集成電路的配置數據的存儲器單元有時稱為配置隨機存取存儲器(CRAM)單元。用于其它類型的隨機存取存儲器(RAM)陣列的存儲器單元有時稱為RAM單元。從CRAM單元和其它RAM單元形成的存儲器陣列可被輻射沖擊擾亂。這種類型的擾亂稱為軟錯誤紊亂事件。軟錯誤紊亂事件是當諸如中子和阿爾法粒子的高能原子粒子沖擊存儲器單元的一部分時造成的。當原子粒子沖擊形成存儲器單元的硅時，產生電子—— 空穴對。電子——空穴對可擾亂存儲器單元中的各個節點上的電荷由此造成存儲器元件改變狀態(例如，從一翻轉到零或者相反地)。
為了減少或者消除軟錯誤紊亂事件，以及由此提高集成電路可靠性，可形成具有多個冗余的類似互聯反相器電路的存儲器元件。在輻射沖擊事件中，互聯反相器電路可提供用作恢復反饋源極的信號。具有這些互聯反相器電路的存儲器元件因此對軟錯誤紊亂事件有抵抗力。這種類型的存儲器元件(單元)可以包含任何合適數量的晶體管。用一個適當的排列，每個存儲器元件可以包含10個晶體管。存儲器元件可以用于任何適當的使用存儲器的集成電路。這些集成電路可以是存儲器芯片、具有存儲器陣列的數字信號處理電路、微處理器、具有存儲器陣列的專用集成電路、存儲器元件用作配置存儲器的可編程集成電路、或者任何其它適當的集成電路。為了清楚，可以有時在可編程邏輯器件集成電路的上下文中描述本發明。然而，這僅是為了例示。根據本發明的實施方式的存儲器單元可以用于任何適當的電路。在諸如存儲器芯片或者需要存儲器來存儲處理數據的其它電路的集成電路上，存儲器元件可以執行靜態隨機存取存儲器(RAM)單元的功能并且有時稱為SRAM單元。在可編程邏輯器件集成電路的上下文中，存儲器元件可用于存儲配置數據因此有時在此上下文中稱為隨機存取存儲器(CRAM) 單元。圖1示出諸如可編程邏輯器件或者具有存儲器的其它可編程集成電路的例示集成電路10。器件10可以具有輸入/輸出電路12，其用于驅動信號離開器件10的以及用于從其它裝置經過輸入/輸出針腳14接收信號。諸如全局或者本地豎直和水平導電線和總線的互聯資源極16可以用于引導器件10上的信號。互聯資源極16包括固定互聯器(導電線)和可編程互聯器(即，各個固定互聯器之間的可編程連接)。可編程邏輯18可以包括組合和順序邏輯電路。可編程邏輯18可以配置以執行專用邏輯功能。與互聯資源極相關聯的可編程處理器可以本認為是可編程邏輯器件18的一部分。可編程邏輯器件10包含易失性存儲器元件20，其可使用針腳14和輸入/輸出電路12加載配置數據(也稱為編程數據)。當被加載時，存儲器元件均提供對應的靜態控制輸出信號，其控制可編程邏輯18中的相關聯的邏輯部件的狀態。如果期望，則存儲器元件20 可以用于SRAM型存儲器陣列(例如，以在器件10的操作期間存儲用于處理電路的數據)。每個存儲器元件20可以由被配置以形成雙狀態電路的多個晶體管形成。用一種適當的途徑，使用補償金屬氧化物半導體(CM0Q集成電路技術來形成存儲器元件20，因此在此作為示例描述基于CMOS的存儲器元件實現。如果期望，可以使用其它集成電路技術來形成存儲器元件和其中使用該存儲器元件來形成存儲器陣列的集成電路。存儲器元件可以從外部可擦寫可編程只讀存儲器或者控制芯片或者其它適當的數據源極經過針腳14和輸入/輸出電路12進行加載。被加載的CRAM存儲器元件20可以提供靜態控制信號，其應用于可編程邏輯18中的電路元件(例如金屬氧化物半導體晶體管)的端子(例如，柵極)以控制這些元件(例如，以打開或者關閉特定晶體管)以及由此配置可編程邏輯18中的邏輯。電路元件可以是晶體管，諸如傳輸晶體管、復用器的一部分、 查找表、邏輯陣列、AND、OR、NAND和NOR邏輯柵極等。存儲器元件20可以以陣列模式排列。在通常的現代可編程邏輯器件中，每個芯片上可以存在數百萬個存儲器元件20。在編程操作期間，存儲器元件的陣列被用戶(例如，邏輯設計者)提供配置數據。當被加載了配置數據時，存儲器元件20選擇性地控制可編程邏輯18中的電路的一部分，以及由此訂制其功能從而其能夠按照期望操作。可以使用任何適當的架構組織器件10的電路。例如，可以按照更大的可編程邏輯區域的一系列行和列來組織可編程邏輯器件10的邏輯，每個可編程邏輯區域包含多個更小的邏輯區域。器件10的邏輯資源極可以被諸如相關聯的豎直和水平導體的互聯資源極 16互聯。這些導體可以包括基本上在整個器件10上展開的全局導電線，諸如在器件10的一半或者四分之一展開的半線或者四分之一線的分數線，特定長度的折疊線(例如，足以互聯多個邏輯區域)，更小的邏輯線，或者任何其它適當的互聯資源極排列。如果期望，則可以在更多個級別或者層中排列器件10的邏輯，其中多個大區域互聯以形成更大的邏輯部分。另外其它器件排列可以使用不按照行和列排列的邏輯。當在陣列中排列存儲器元件 20時，可以使用水平和豎直導體和相關聯的控制電路以存取存儲器元件。控制電路可以例如用于清除全部或者一些存儲器元件。控制電路還可以將數據寫入存儲器元件并且可以從存儲器元件讀取數據。例如，在CRAM陣列中，存儲器元件可以被加載配置數據。在器件10 在系統中用于常規操作之前，可以接著從陣列讀出所加載的配置數據以確認合適的數據加載操作。任何適當的存儲器陣列架構可以用于存儲器元件20。圖2示出一種適當的排列。 如圖2所示，器件10中可以存在存儲器單元20的陣列觀。圖2的例示陣列中僅有三行和三列元件20，但是總體而言陣列觀中可以由成百上千個行和列。陣列觀可以是給定器件 10上的多個陣列中的一個，可以子陣列(大陣列的一部分)，或者是任何其它適當的存儲器元件20的組。每個存儲器元件可以在對應的輸出路徑38提供對應的輸出信號OUT。在 CRAM陣列中，每個信號OUT是靜態輸出控制信號，其可以經過路徑40承載并且用于配置諸如晶體管18的對應的晶體管或者與可編程邏輯18相關聯的其它電路元件。集成電路10 可以具有控制電路M，其用于提供信號到存儲器陣列觀中的存儲器元件20。控制電路M 可以從外部源極使用針腳14以及使用諸如路徑30的路徑從內部源極接收電源極電壓、數據和其它信號。控制電路M可以包括諸如可調電壓源極(調整器22)、地址解碼器電路、地址寄存器電路、數據寄存器電路、和清除控制電路的電路。調整器22可以用于產生時變電源極電壓。這些電源極電壓可以具有與在針腳14接收的電壓相同的大小或者可以具有與從針腳14接收的電壓不同的大小。控制電路M(例如，電路M的尋址電路、數據寄存器電路、清除控制電路和其它控制電路)可使用針腳14和調整器22提供的電源極電壓以在諸如連接32和34的路徑上產生期望的時變和固定信號。總體而言可以存在與路徑32和34關聯的任何適當數量的導電線。例如，陣列28 的每個行可以具有承載對應的地址信號ADDR(作為示例)的相應的路徑32中的單個相關聯的地址線。陣列觀的每個列可以具有相應的路徑34，其中使用對應的數據線(即，補償數據線)以接收補償數據信號NDATA。諸如補償清除信號NCLR的清除信號可以經過共用清除線同時被引導到陣列觀中的全部單元。清除線可以水平地取向從而在每個路徑32中存在一束清除線，或者可以豎直地取向從而在每個路徑34中存在一束清除線。還可以按照這種類型的全局方式分配電力。例如，正電源極電壓(有時稱為Vcc)可以使用共享水平或者豎直導體的模式并行地提供到每個單元20。地電壓Vss可以類似地使用共享水平或者豎直導體的模式并行地提供到單元20。地址線和數據線通常彼此垂直(即，地址線水平而數據線豎直或者相反)。如果期望，則路徑32和34中可以使用其它模式的線路。例如，使用平行線路真實和補償清除信號(CLR和NCLR)兩者都可以被引導到陣列觀中。類似地，可以使用不同數量的電源極信號、數據信號和地址信號。提供到存儲器元件20的信號可以有時統稱為控制信號。在特定上下文中，這些信號中的一些可以被稱為電力信號、清除信號、數據信號、地址信號等。這些不同的信號類型互相不排斥。例如，針對陣列觀的清除信號用作可用于清除陣列觀的控制信號型。該清除信號還被單元20中的類似供電反相器的電路用作電力信號型。類似地，因為清除操作用于在存儲器單元20中布置零，清除信號可以用作數據信號型。任何適當值可以用于正電源極電壓Vcc和地電壓Vss。例如，正電源極電壓Vcc可以是1. 2V、1. IV、1. 0V,0. 9V或者任何其它適當電壓。地電壓Vss可以是例如0V。在通常排列中，電源極電壓Vcc可以是1.0V，Vss 可以是0V，并且針對地址、數據、和清除信號的信號電平可以從OV(當低時)到1.0V(當高時)。有時通過暫時從常規值提高或者降低電壓電平，可增強性能。例如，可以期望在數據寫入操作期間暫時降低Vcc值以弱化單元20的全部或者一部分，或者可以期望在數據讀取操作期間暫時抬高Vcc值以加強單元的全部或者一部分。在常規操作期間，可以期望抬升針對單元20的電源極電壓，如這可以對應的抬升與單元20相關聯(S卩，針對那些加載了邏輯1的單元)的輸出線38的輸出電壓(信號OUT)的值。在每個CRAM單元的輸出提供的靜態輸出信號可經過對應的控制線(例如，圖2中的控制線40)施加到金屬氧化物半導體晶體管的柵極。抬升的輸出信號可以反過來幫助完全打開可編程邏輯18上的對應的晶體管，提高電路性能。如果期望，則抬升的邏輯高電壓和/或降低的地電壓可以用于數據信號、清除信號、和地址信號。當與暫時改變的電源極電壓或者暫時抬高的針對其它控制信號的信號強度相關聯時，這些時變信號強度增強方案有時被稱為過度驅動方案。這些方案可以以任何適當組合使用。僅作為一個示例，在針對陣列觀的讀和寫的尋址操作期間，地址信號ADDR可以被過驅動(例如到1.2V的抬升電壓)。由此方式過度驅動的ADDR可以幫助完全打開陣列觀中的地址晶體管，提高性能。在使用過度驅動的地址信號的相同陣列觀中，在數據寫入操作期間提供到單元20的正電源極電壓Vcc (或者用作電源極電壓的清除信號)可以被電力暫時降低以增強寫入余量(例如，到0. 9V)。在正常操作期間，該電源極電壓(或者清除電壓)可接著被采取更大的值(例如，1.4V)，以增加信號 OUT的大小(針對那些包含邏輯1的單元)。總體而言，可以使用任何合適的排列以改變針對陣列觀的信號強度(例如，隨時間改變電源極電平、暫時過度驅動地址信號電平等)。這些可選信號強度修改可以在陣列洲被清除的清除操作期間、數據被寫入到陣列觀的寫入操作期間、數據被從陣列觀讀出的讀取操作期間、以及來自加載的陣列的信號OUT被施加到對應的可編程邏輯18的常規操作期間發生。當使用這些方案時，除了當從邏輯高到邏輯低值轉換時這些信號經歷的常規時間變化之外，真實和補償數據信號、真實和補償清除信號、和諸如Vcc和Vss的電源極信號的大小可作為時間的函數改變。信號大小變化可應用于邏輯高信號(例如通過暫時降低邏輯高值從0. 9V到0. 7V)和邏輯低信號(例如，通過暫時減低邏輯低值從OV到-0. 2V)兩者。 如果期望還可以進行正電壓變化和地電壓變化的組合。
電路M可以控制針對陣列觀的清除操作、數據加載操作和讀取操作。在數據加載操作的準備中，電路M可以清除陣列觀。清除操作將每個存儲器單元20的內容取到已知值(即，邏輯零)。當被清除時，每個OUT信號將是低(即，Vss)。電路M可以產生用于清除操作的諸如補償清除信號NCLR和/或真實清除信號CLR的清除信號。當清除CRAM陣列時，給定類型的全部清除線(例如，僅使用補償清除線清除的陣列中的全部補償清除線)可以被公共地控制。由此方式，同時針對陣列中的全部單元清除信號可以被維護或者解維護。這種類型的全局清除操作可幫助減少清除次數。如果期望，則針對不同的單元組清除信號可被單獨地維護。針對CRAM陣列的清除操作通常在系統開機或者重配置期間進行。在陣列觀被清除之后，電路M可以將數據加載到陣列觀中。電路M可以從外部源極經過輸入路徑30接收諸如配置數據的數據。在任何通常可編程邏輯器件系統中，配置數據被從存儲器和數據加載電路加載到可編程邏輯器件中。這種類型的電路，其有時稱為配置裝置，將配置數據加載到電路M中的寄存器中。電路M中的地址解碼器可以接收外部控制信號，或者尋址控制信號可在電路M中內部地產生。地址信號可在每個行中(或者在基于列的尋址方案中，在每個列中)被獨立地控制。配置數據可以順序地被加載到電路M中的寄存器中。這些寄存器可以接著將配置數據經過數據線(例如，真實數據線、補償數據線、或者真實和補償數據線兩者)并行地施加到陣列觀。電路M中的地址解碼器電路可經過輸入30接收尋址信息。地址編碼器電路可接著系統地維護期望的地址線32。由于每個行中的地址線被維護(即，給定行中的信號ADD被取高)，數據線34上的數據被加載到該列中的存儲器元件20中。通過由此方式尋址每個行，可以將整個陣列觀加載配置數據。在加載陣列之后，每個存儲器元件20的輸出38產生用于控制傳遞晶體管的柵極或者可編程邏輯器件10的可編程邏輯18中的其它邏輯部件的對應的靜態控制信號(圖1)。控制電路M可以對陣列觀進行數據讀取操作以確認已經適當地加載了數據。可以通過系統地維護期望的地址線并且監視數據線上得到的數據(例如，使用電路M中的傳感放大器的電路)來進行數據讀取操作。圖3示出可在圖2的陣列觀中使用的類型的存儲器元件20。如圖3所示，存儲器元件20可以具有10個晶體管(IOT)配置并且可以包括ρ-溝道金屬氧化物半導體(PMOS) 晶體管Pl、P2、P3和P4和η-溝道金屬氧化物半導體(NMOS)晶體管Ni、Ν2Α、Ν2Β、Ν3、Ν4Α 和Ν4Β。這些晶體管的柵極用“G”標記。還標記了源極S和漏極D。元件20中的晶體管的源極和漏極端子有時一起稱為源極-漏極端子。數據可經過諸如補償數據線34的數據線承載(S卩，以補償數據信號NDATA的形式)。可以使用諸如地址線32Α的關聯地址線承載地址信號ADDR到地址晶體管Ν2Α和Ν4Α 的柵極。可以使用諸如補償清除線32Β的清除線來向存儲器元件20提供清除信號(即，補償清除信號NCLR)。正電源極信號(例如，Vcc)可以被施加到正電源極端子42。地電源極信號(例如，Vss)可以被施加到地端子44。圖3的存儲器元件中存在4個標記節點1、2、3和4。這些節點的任意可用作圖2 的輸出38。例如，節點1可以連接到圖2的輸出38，如圖3的示例中所示。如果期望，則多個輸出還可以從單個單元中的節點中的兩個或者更多個中抽頭。
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存儲器元件20呈現雙狀態操作。當存儲器元件20已經加載“1”時，1、2、3和4的值將分別是“1”、“0”、“1”和“0”。當存儲器元件已經加載“0”時，1、2、3和4的值將分別是 “0”、“1”、“0” 和 “1”。不類似于基于交叉耦合反相器對的傳統存儲器元件設計，圖3的存儲器元件20基于環形連接的4個類似反相器對晶體管(有時稱為反相器)以形成雙狀態存儲器元件。第一對晶體管(Pl和Ni)形成類似反相器的電路INVl并且與輸出節點1相關聯。第二對晶體管(P2和N2)形成類似反相器的電路INV2并且與輸出節點2相關聯。類類似地，第三對晶體管(P3和N3)形成具有節點3的類似反相器的電路INV3，類似地，第四對晶體管(P4和 N4)形成具有節點4的類似反相器的電路INV4。在傳統的交叉耦合反相器設計中，存在相對強的可能性反相器的輸入節點上的輻射沖擊將造成反相器的輸出改變狀態，由此將單元的狀態翻轉為錯誤值。圖3布局使用4個互鎖反相器電路以產生穩定單元，呈現對軟錯誤紊亂事件良好的免疫力。在圖3的排列中，每個晶體管對中的ρ-溝道晶體管的柵極從與同一晶體管對中的η-溝道晶體管的柵極不同的輸出節點接收自身的輸入。例如，位于反相器 INVl中的晶體管Pl的漏極D和晶體管m的漏極D之間的節點1產生控制信號，其傳遞到反相器INV4中的晶體管N4B的柵極G。反相器INV4中的另一晶體管的柵極G(即晶體管 P4的柵極G)從不同的反相器接收控制信號。具體地，晶體管P4的柵極G從反相器INV3中的節點3接收柵極控制信號。類似地，從節點2和4接收針對反相器INVl中的晶體管的柵極控制信號，從節點1和3接收針對反相器INV2中的晶體管的柵極輸入，并且從節點2和 4接收針對反相器INV3中的晶體管的柵極輸入。因為從兩個不同反相器的輸出接收針對每個反相器的晶體管柵極的控制信號，控制信號在反相器之間分配并且較少地取決于任意給定反相器的穩定性。用由此分布的控制信號，存儲器單元20比基于交叉耦合反相器對的傳統的存儲器元件更好地能夠從具體節點(即，4個反相器中的一個)上的輻射沖擊恢復而不翻轉其狀態。圖3的存儲器元件20的10個傳感器配置提供良好的穩定性和對來自輻射沖擊的不期望的紊亂的抵抗性。使用地址晶體管N2A和N4A，節點2和4可被存取以便數據寫入和讀取操作。總體而言存儲器元件20中的地址晶體管可以是η-溝道金屬氧化物半導體晶體管、P"溝道金屬氧化物半導體晶體管、或者可以包括η-溝道和P-溝道晶體管兩者。在圖3的例示排列中，地址晶體管Ν2Α和Ν4Α是η-溝道晶體管。當通過η_溝道晶體管驅動信號(即，從源極到漏極)時，低電壓(S卩，Vss處的邏輯零)比高電壓(即，Vcc 處的邏輯1)更有效地傳遞。這是因為當NDATA是低并且ADDR是高時比當NDATA是高并且 ADDR是高時η-溝道地址晶體管更完全打開。結果，DATA “ 1 ”值可通過地址晶體管N2A和 N4A有效地加載而電路INV1、INV2、INV3和INV4全都正常供電。但是數據“0”值可一般僅僅置位在存儲器元件20中，通過進行清除操作，其中在選擇性地對存儲器元件的一部分不供電中使用NCLR線32B。考慮期望使用地址晶體管N2A和N4A來加載邏輯1到存儲器元件 20的情形。為了加載邏輯1值，補償數據信號NDATA被在線34上在Vss處保持低。線32A 上的地址信號ADDR被取高。當由此方式維護ADDR時，地址晶體管N2A和N4A的柵極G被保持在Vcc并且，地址晶體管N2A和N4A的漏極D被線34保持在Vss。在此情況下，地址晶體管N2A和N4A將打開并且將它們的源極S拉到Vss。這將節點2和4拉低。因為存儲器元件20的互聯柵極提供的反饋，將節點2和4拉低會把節點1和3驅動高到Vcc。一旦節點2和4低并且節點1和3高，存儲器元件20將處于穩定狀態存儲邏輯1并且存儲器地址線32A將被解維護。當存儲針對DATA的邏輯1時，線38上的輸出信號OUT將是高。驅動NDATA線34到Vcc通常不足以清除存儲器元件20，因為邏輯1值不足夠強地傳遞通過η-溝道地址晶體管Ν2Α和Ν4Α。如果期望，則一個或者更多個附加地址晶體管可以添加到存儲器元件20以直接尋址節點1和3。然而添加這些地址晶體管將增加每個存儲器元件20消耗的面積。因此，存儲器元件20優選地僅僅被提供2個地址晶體管(晶體管Ν2Α和Ν4Α)。通過NDATA取高來在存儲器元件20中置位邏輯0中地址晶體管Ν2Α和 Ν4Α面臨的挑戰可通過將晶體管Pl和Ρ3的源極S綁定到NCLR線32Β來克服，如圖3的例示布局中所示。用這種排列，清除控制信號NCLR可在同時清除陣列觀中的全部存儲器元件20中使用。因為晶體管Pl和Ρ3的源極S被綁定到NCLR，所以通過在清除操作期間將NCLR保持低可避免經過晶體管Pl和Ρ3(并且因此通過反相器電路INVl和INV;3)的電流涌動。降低這種類型的電流，有時稱為錯流，幫助降低對集成電路10上的大的電源極和大的信號分配線的需要，由此幫助降低針對電路10的成本和復雜度。即使存儲器元件20不具有邏輯到節點1和3的地址晶體管，在清除操作期間通過將NCLR保持在Vss同維護地址信號ADDR( S卩，到正常Vcc電平或者抬升的電源極電壓) 時，節點1和3也可取低以清除存儲器元件20。在清除操作期間，補償清除控制信號NCLR 上的低電壓將類似反相器的電路INVl和INV3斷電，這使狀態改變更容易(將DATA從高翻轉到低)。圖4示出涉及清除圖3所述的類型的存儲器元件20的陣列觀的例示操作。在步驟46，控制電路24 (圖幻可將NCLR取Vss。該操作可以全局進行，使用綁定到用于電路M的共用輸出節點的一組分配線(即，共用NCLR線)。將NCLR取低將節點1 和3拉向Vss (即，此操作將節點1和3拉低)。在步驟48，控制電路可將信號NDATA取高。這將地址晶體管N2A和N4A的漏極D取高。在期望清除的全部列(例如，針對陣列觀中的全部列)中，NDATA可取高。在步驟50，控制電路對可針對期望清除的全部行 (例如，針對陣列觀中的一個或者更多個行)維護信號ADDR。可通過將ADDR取諸如用于集成電路10中的正常可編程邏輯或者其它電路的數據信號的正常正電源極電平(例如，常規Vcc值)來維護地址信號ADDR或者可被過度驅動到抬升值。例如，如果器件10上的常規電源極電壓Vcc是0. 9V，則ADDR可被設置到0. 9V或者諸如1. IV (作為示例)的更高的值。當ADDR被維護時，地址晶體管N2A和N4A的柵極G取高。這將地址晶體管N2A和 N4A打開。當晶體管N2A和N4A被打開時，晶體管N2A和N4A的漏極D被短接到晶體管N2A 和N4A的各自源極S。結果，節點2和4被拉高向高NDATA電壓電平。因為電路INVl禾Π INV3被斷電，所以隨著節點2和4走高，晶體管m和N3被打開，將節點1和3牢固地保持在Vss。在此情況下，分別從節點1和3接收控制信號的晶體管P2和P4的柵極是低并且晶體管P2和P4 完全打開，將補償數據節點2和4拉高。通過將NCLR返回到Vcc (步驟54)，地址信號ADDR 可接著被解維護(步驟52)并且反相器INVl和INV3可被斷電。NDATA信號可以被維持在 Vcc0類似反相器的電路INVl和INV3被供電，節點4的高值保持晶體管Pl關，從而節點1 保留低。類似地，節點2的高值保持晶體管P3關，從而節點3保留低。跟隨步驟M，每個存儲器元件20處于穩定狀態，其中DATA等于零(即，節點2和4高并且節點1和3低)。陣列觀的全部存儲器元件20因此已被清除。在清除陣列28之后從而陣列28中的存儲器元件20均包含邏輯0，陣列觀可以被加載配置數據或者其它適當的數據值。具體地，可以進行數據寫操作其中邏輯1值在期望位置被寫入陣列。在數據寫操作期間，適當的信號NADATA被保持低。這些低值經過被尋址的單元20的地址晶體管并且用于將補償數據節點2和4拉低。一旦加載完成，被加載了 NDATA值的每個單元將被加載邏輯1。圖5示出涉及將邏輯1寫入圖3所示的類型的存儲器元件20的陣列觀的例示步
馬聚ο初始地，陣列28中的存儲器元件20可被提供高NCLR值(步驟56)如在陣列28的正常操作期間。全局分配路徑(即，其中全部清除控制信號分配線綁定到共用節點的路徑) 可用于將NCLR值并行地分配到陣列洲中的全部存儲器元件。NCLR高(例如，處于Vcc)， 每個存儲器元件中的類似反相器的電路INVl和INV3將被供電。使用施加到電源極終端42 的正電源極電壓(例如，Vcc)供電對類似反相器的電路INV2和INV4。在步驟58，控制電路M可以將針對陣列觀中的特定列的補償數據信號NDATA取低以準備加載數據1值到陣列觀的被尋址行的每個單元。可以通過控制電路M中的數據寄存器的輸出確定每個列中的NDATA的狀態。用此方案，針對陣列28的一些列，NDATA的值可以是高并且針對陣列28 的其它列可以是低。總體而言，任何適當數量的NDATA信號可以被保持低。控制電路對同時針對超過一個列將NDATA保持低允許數據1值被并行地寫入多個存儲器元件20。在步驟60，控制電路M可將陣列28的給定行中的地址信號ADDR取高。NDATA低的這些存儲器元件20中的地址晶體管N2A和N4A因此被打開。在這些存儲器元件20中， 地址晶體管的源極S被短接到它們的漏極D，將節點2和4拉低。當由此方式將節點2和4 拉低時，電路INVl中的晶體管Pl將被打開并且晶體管m將被關閉，將節點1拉高，而電路 INV3中的晶體管P3將被類似地打開并且晶體管N3將被關閉，將節點3拉高。在步驟62給定行中的地址信號ADDR可接著被解維護(例如，取低)。作為這些操作的結果，與ADDR被維護的行中的低NDATA信號相對應的全部存儲器元件20將被加載邏輯1。對應于高NDATA信號的相同行中的存儲器元件將保留清除(加載了邏輯0)。如果陣列28中的更多個行保留加載了邏輯1，則處理可循環回到步驟58，如線64 指示的。如果陣列觀中的全部期望存儲器元件20已被加載，則數據寫入操作完成并且集成電路10可在系統中使用(步驟66)。在集成電路10是可編程集成電路并且存儲器陣列 28加載了配置數據的情況下，每個加載的存儲器元件20可以提供對應的靜態輸出控制信號，其配置可編程邏輯18中的晶體管或者其它部件。在步驟66的操作期間，已由此方式定制的可編程邏輯可以用于處理系統信號。除了對類似反相器的電路INVl和INV3斷電通過對類似反相器的電路INV2和INV4臨時斷電可進一步降低清除操作期間的錯流涌動。圖6 示出包括用于由此方式在清除操作期間選擇性地對反相器INV2和INV4斷電以幫助進一步降低電流涌動的真實清除控制線路32C的例示存儲器元件20。如圖6所示，存儲器元件20可以具有圖3所示的類型的互聯的類似反相器的電路 INVl、INV2、INV3和INV4。可以利用路徑32B上的補償清除控制信號NCLR和地端子44上的地信號Vss對圖6的電路INVl和INV3供電，如對于圖3的INVl和INV3。可以使用端子42上的正電源極電壓(例如，Vcc)和路徑32C和端子68上的真實清除控制信號CLR對圖 6的電路INV2和INV4供電。在這種類型的配置中，補償清除控制信號NCLR用作可控正電源極電壓，該可控正電源極電壓可用于選擇性地對類似反相器的電路INVl和INV3供電和斷電。真實清除控制信號CLR用作可控地電源極信號，該可控地電源極信號可用于選擇性地對類似反相器的電路INV2和INV4供電和斷電。圖7示出涉及清除圖6所述的類型的存儲器元件20的陣列觀的例示操作。在步驟70，圖2的控制電路M可將NCLR取Vss以及可將CLR取Vcc。這將暫時地將電路INV1、INV2、INV3和INV4斷電。步驟70的操作可以全局進行。具體地，全局分配網絡可以用于將信號NCLR分配到陣列28中的平行的全部存儲器元件20。類似地，全局分配網絡可以用于將信號CLR分配到陣列觀中的平行的全部存儲器元件20。將NCLR取低將節點1和3拉向Vss (即，該操作將節點1和3拉低)，而將CLR取高將節點2和4將節點2 和4拉向Vcc (即，該操作將節點2和4拉高)。在步驟72，控制電路M可將期望清除的全部列(例如陣列28中的全部列)中的信號NDATA取高。這將地址晶體管N2A和N4A的漏極D取高。在步驟74，控制電路對可維護針對期望清除的全部行(例如，針對陣列28中全部行)的信號ADDR。對于圖4的清除操作，陣列觀中的全部行可被同時清除或者行的子集可被同時清除(例如每次一行或者分組)。在步驟74，可通過將ADDR取諸如用于集成電路10中的正常可編程邏輯或者其它電路的正常正電源極電平(例如，常規Vcc值)來維護地址信號ADDR或者可被過度驅動到抬升值。例如，如果器件10上的常規電源極電壓Vcc是0. 9V，則ADDR可被設置到0. 9V或者諸如1. IV(作為示例)的更高的值。當ADDR被維護時，地址晶體管N2A和N4A的柵極G取高，使地址晶體管N2A和N4A 導通。這將晶體管N2A和N4A的漏極D度短接到晶體管N2A和N4A的各自源極S。節點2 和4因此被拉高到高NDATA電壓電平。隨著節點2和4被拉高，晶體管附和N3導通，將節點1和3短接到接地端44上的Vss。晶體管P2和P4的柵極從節點1和3接收各自的控制信號因此取低。晶體管P2和P4的低柵極電壓將晶體管P2和P4導通并且將節點2和4 短接到負電源極端子42，將節點2和4拉高。在此情況下，節點1和3低并且節點2和4高 (即，存儲器單元已經全部清除)。清除操作涉及可忽略的錯流量，因為用作反相器INVl和INV3的負電源極電壓的 NCLR在清除操作期間低，并且因為用作反相器INV2和INV4的地電源極電壓的CLR在清除操作期間高。消除清除操作期間的電流涌動幫助降低諸如圖2的電路M的電路的電流負擔要求，由此幫助減小電路M的成本和復雜度。通常在圖7的清除操作期間比圖4的清除操作期間電流更少，因為在圖7排列中防止清除期間兩組類似反相器電路(即，INV1/INV3 和INV2/INV4兩者)抽取明顯的錯流，而在圖4排列中僅阻止僅INV1/INV3電路抽取電流。在清除了存儲器元件20之后，可通過解維護地址信號ADDR(步驟76)以及通過使存儲器元件20返回到其正常供電狀態，來完成圖7的清除操作。具體地，在步驟78的操作期間，通過使NCLR返回到Vcc類似反相器電路INVl和INV3可被重新供電，并且通過使CLR 返回到Vss類似反相器電路INV2和INV4可被重新供電。跟隨步驟78，每個存儲器元件20 處于穩定狀態，其中DATA等于零(即，節點2和4高并且節點1和3低)。陣列28的全部存儲器元件20因此已被清除。在清除了陣列之后，陣列觀可以加載配置數據或者其它適當數據。具體地，可以進行數據寫操作其中邏輯1寫入到陣列觀中的期望位置。當在存儲器元件中寫入邏輯1 時，針對該存儲器元件的信號NDATA被保持低。這些低值經過存儲器元件20的地址晶體管并且用于將針對該存儲器元件的補償數據節點2和4拉低。節點2和4的低值反過來將節點1和3拉高，完成數據1值的加載。圖8示出涉及將邏輯1寫入圖6所示的類型的存儲器元件20的陣列28的例示步驟。陣列28中的存儲器元件20初始地被控制電路M提供高NCLR值和低CLR值作為陣列觀的正常操作(步驟80)。全局分配路徑可以用于分配信號CLR和NCLR。例如，全局真實清除控制信號分配路徑可以用于并行地將真實清除控制信號CLR全局分配到全部存儲器元件20以及可以使用全局補償清除控制信號分配連接以并行地將補償控制信號CLR 全局地分配到全部存儲器元件20。NCLR高和CLR低，類似反相器的電路INV1、INV2、INV3 和INV4將在每個存儲器元件20中正常供電。在步驟82，控制電路M可以將針對陣列28中的特定列的補償數據信號NDATA取低以準備加載數據1值到陣列觀的被尋址行的每個單元。可以通過控制電路M中的數據寄存器的輸出確定每個列中的NDATA的狀態。用此方案，針對陣列28的一些列，NDATA的值可以是高并且針對陣列觀的其它列可以是低。總體而言，任何適當數量的NDATA信號可以被保持低。控制電路M同時針對超過一個列將NDATA保持低允許數據1值被并行地寫入多個存儲器元件20。在步驟84，控制電路24可將陣列28的給定行中的地址信號ADDR 取高。維護了地址信號ADDR并且NDATA是低的這些存儲器元件20中的地址晶體管N2A和 N4A將被導通。在這些存儲器元件20中，地址晶體管的源極S被短接到它們的漏極D，將節點2和4拉低。當將結2和4拉低時，電路INVl中的晶體管Pl將被打開并且晶體管m將被關閉，將結1拉高，而電路INV3中的晶體管P3將被打開并且晶體管N3將被關閉，將結3 拉高。在步驟86給定行中的地址信號ADDR可接著被解維護(例如，取低)。作為這些操作的結果，與ADDR被維護的行中的低NDATA信號相對應的全部存儲器元件20將被加載邏輯 1。對應于高NDATA信號的相同行中的存儲器元件將保留清除(加載了邏輯0)。如果陣列28中的更多個行保留加載了邏輯1，則處理可循環回到步驟82，如線88 指示的。如果陣列觀中的全部期望存儲器元件20已被加載，則數據寫入操作完成并且集成電路10可在系統中使用(步驟90)。在集成電路10是可編程集成電路并且存儲器陣列觀加載了配置數據的情況下，每個加載的存儲器元件20可以提供對應的靜態輸出控制信號， 其配置可編程邏輯18中的晶體管或者其它部件。按照此方式定制的可編程邏輯器件可以在步驟90的操作期間使用以處理系統信號。通過在空間上分離可能承受輻射沖擊的干擾的電路部件可以增強對軟件紊亂事件的免疫力。具體地，通過在不同的半導體區域(即，不同的η阱)中形成晶體管Pl及其冗余伙伴晶體管Ρ3可以增強軟錯誤紊亂免疫力。通過在不同的阱(半導體區域)中形成其它冗余晶體管對(例如，晶體管Ρ2和Ρ4、ΝΙ和Ν3、Ν2和 Ν4)，這些冗余對可以被類似地彼此隔離。用這種類型的分布式排列，干擾這些晶體管中的一個運行的的輻射沖擊將影響該晶體管，但是不是其冗余伙伴。例如，當包含晶體管Pl的 η阱中的輻射沖擊提高時，晶體管Pl的運行可能被從η阱中的輻射沖擊導致的電子一空穴對和隨后的少子擴散干擾。如果在相同η阱中形成晶體管Ρ3，則這些擴散載流子將同時負面影響晶體管P3。因此，輻射沖擊因此具有不僅干擾晶體管Pl的輸出處的節點1的潛力， 而且晶體管P3的輸出處的節點3，由此潛在地造成存儲器元件20翻轉狀態。如果，在另一方面，通過在不同η阱中形成晶體管Pl和Ρ3將晶體管Pl和Ρ3隔離，晶體管Pl上的輻射沖擊將影響節點1上的信號，但是將不直接影響節點3上的信號。節點3信號的非干擾值因此將用作穩定信號，即使在晶體管Pl上存在沖擊時，幫助將存儲器元件20恢復到其初始狀態。在存儲器單元20中，晶體管Pl和Ρ3形成冗余對并且可使用單獨的半導體區域隔離。晶體管Ρ2和Ρ4類似地形成冗余對并且可使用單獨的半導體區域隔離。晶體管m和 N3以相同方式冗余并且可通過在不同半導體區域中形成晶體管來隔離。隔離的半導體區域還可以用于形成晶體管N2B和N4B。形成金屬氧化物半導體晶體管的半導體區域通常是η 阱(針對PMOS晶體管)或者ρ阱(針對NMOS晶體管)。在一些情況下，其中形成晶體管的半導體區域是更大的半導體襯底區域(例如P型襯底)的一部分，而不是摻雜阱。更通常的(具體地針對PMOS器件)，在更小的阱結構中形成晶體管。可以使用離子植入、擴散或者其它適當半導體制造技術形成摻雜半導體阱。圖9示出可以用于形成諸如圖3和圖6所示的存儲器元件的存儲器元件中的晶體管的示例性布局。如圖9的集成電路俯視圖中所示， 可以在集成電路10上的一個或者更多個豎直條帶中形成存儲器元件20。每個豎直條帶可以包括條帶形狀的半導體區域92、94、96、98和100。區域92、96和100可以是ρ型摻雜半導體區域。區域94和98可以是 η型摻雜半導體區域。摻雜半導體區域的深度(到紙面中)可以是幾分之一微米或者微米或者更多，如根據用于制造集成電路10的半導體制造工藝確定。當之上形成集成電路10的襯底是ρ型硅襯底時，如果期望則半導體區域92、96和 100可以從P型硅襯底的區域形成。通常通過離子植入形成N型半導體區域94和98，其在 P型襯底內形成η型阱。可以從摻雜半導體區域92、94、96、98和100內制造的高度摻雜離子植入區域(作為示例)形成存儲器元件20的晶體管的源極和漏極。圖9中標記了給定存儲器元件20中的晶體管的柵極、源極和漏極中的一些。例如，晶體管具有從在ρ型半導體區域92內的重摻雜η型區域形成的柵極GNl并且具有源極Sm和漏極DNl。如圖9所展示的，通過在單獨的摻雜半導體區域中的冗余對中形成每個晶體管可增強冗余晶體管之間的隔離。例如，晶體管m的源極sm和漏極IMi在P型區域92內形成，而其冗余伙伴N3 的源極和漏極在單獨的P型半導體區域(區域96)中形成。這些區域在空間上彼此遠離， 并且被相反摻雜類型的插入區域分離(即，η阱94)，從而由于一個區域(例如，區域92)中的輻射沖擊形成的少子不擴散到其它區域(例如，區域96)。可以在單獨的半導體區域中類似地形成存儲器元件20中的其它冗余晶體管對以增強存儲器元件20在軟錯誤紊亂事件中的穩定性。圖10示出可以由于在控制電路M和陣列觀中的存儲器元件20之間傳遞清除信號、數據信號和地址信號的信號分配路徑的示例性集合。如圖10所示，可以使用諸如路徑 32C和32Β的全局分配路徑全局分配諸如真實清除信號CLR和補償清除信號NCLR的清除信號。可以將地址信號分配到行中的多個存儲器元件。在圖10示例中，地址信號ADDRl被分配到陣列觀的第一行中的每個存儲器元件，地址信號ADDR2被分配到陣列觀的第二行中的每個存儲器元件，地址信號ADDR3被分配到陣列28的第三行中的每個存儲器元件，數據信號NDATAl、NDATA2和NDATA3使用數據線34 (即，補償數據線)在電路M和存儲器元件 20的各個列之間傳送。附加實施例附加實施例1—種存儲器元件，包括數據線；清除線；地址線；4個晶體管對，相互連接以形成具有4個節點的雙態元件，每個節點連接在各個晶體管對中的η溝道晶體管和P溝道晶體管之間；以及第一和第二地址晶體管，具有連接到地址線的柵極，具有連接到4個節點的各自對的源極，和具有連接到數據線的漏極，其中4個晶體管對中的兩對的ρ溝道晶體管具有連接到清除線的源極。附加實施例2根據附加實施例1中限定的存儲器元件，其中4個晶體管對包括第一晶體管對， 與4個節點中的第一個相關聯；第二晶體管對，與4個節點中的第二個相關聯；第三晶體管對，與4個節點中的第三個相關聯；和第四晶體管對，與4個節點中的第四個相關聯，其中所述存儲器元件在第一和第三節點上存儲邏輯值并且在第二和第四節點上存儲補償邏輯值。附加實施例3附加實施例2中限定的存儲器元件，還包括接地端子，其中第二和第四晶體管中的η溝道晶體管具有連接到所述接地端子的各自源極。附加實施例4根據附加實施例3中限定的存儲器元件，其中第一和第三晶體管對中的η溝道晶體管具有連接到所述接地端子的各自源極。附加實施例5根據附加實施例2中限定的存儲器元件，其中所述清除線包括真實清除線，所述存儲器元件還包括接地端子；以及補償清除線，其中第一和第三晶體管對中的η溝道晶體管具有連接到所述接地端子的各自源極，其中第二和第四晶體管對中的η溝道晶體管具有連接到所述真實清除線的各自源極。其中第一和第三晶體管對中的P溝道晶體管具有連接到所述補償清除線的各自源極。附加實施例6根據附加實施例2中限定的存儲器元件，還包括正供電端子，其中第二和第四晶體管對中的ρ溝道晶體管具有連接到所述正供電端子的各自源極。附加實施例7根據附加實施例2中限定的存儲器元件，其中所述存儲器元件僅僅具有10個晶體管，以及其中所述存儲器元件還包括接地端子，其中第一和第三晶體管中的η溝道晶體管具有連接到所述接地端子的各自源極；以及正供電端子，其中第二和第四晶體管對中的P 溝道晶體管具有連接到所述正供電端子的各自源極。附加實施例8根據附加實施例7中限定的存儲器元件，其中第二和第四晶體管對中的ρ溝道晶體管具有連接到在清除操作期間接收正電壓的控制線的各自源極。附加實施例9一種存儲器陣列電路，包括存儲器元件陣列，每個存儲器元件由連接以形成雙態元件的兩個地址存儲器和第一、第二、第三和第四晶體管對形成，其中第一和第三晶體管對均產生輸出值并且其中第二和第四晶體管對均產生與所述輸出值補償的輸出；用于控制存儲器元件的陣列中的數據線的裝置，每個數據線均連接到存儲器元件的各個列；用于控制存儲器元件的陣列中的地址線的裝置，每個數據線均連接到存儲器元件的各個行；和用于全局控制連接到第一和第三晶體管的清除線的裝置，以清楚存儲器元件的陣列。附加實施例10根據附加實施例9中限定的存儲器陣列，其中所述數據線包括補償數據線以及所述用于控制數據線的裝置包括當用于全局控制清除線的裝置清除存儲器元件的陣列時用于將補償數據線取邏輯高值的裝置。附加實施例11根據附加實施例10中限定的存儲器陣列，所述用于控制地址線的裝置包括用于當用于全局控制線的裝置清除存儲器元件的陣列時維持地址線的裝置。附加實施例12根據附加實施例9中限定的存儲器陣列電路，其中用于全局控制清除線的裝置包括用于當清楚存儲器元件的陣列時時使用清除線對第一和第三對晶體管選擇性地斷電的
直ο附加實施例13根據附加實施例9中限定的存儲器陣列電路，其中每個存儲器元件包括提供配置對應的可編程邏輯晶體管的靜態可編程邏輯信號的輸出。附加實施例14根據附加實施例9中限定的存儲器陣列電路，其中所述清除線包括補償清除線， 其中存儲器元件的陣列還包括真實清除線；以及其中用于全局控制清除線以清楚存儲器元件陣列的裝置包括用于當清除存儲器元件陣列時用真實清除線對第二和第四晶體管對同時斷電時用補償清除線對第一和第三晶體管對斷電的裝置。附加實施例15一種控制存儲器元件的方法，每個存儲器元件由連接以形成雙態元件的兩個地址存儲器和第一、第二、第三和第四晶體管對形成，其中第一和第三晶體管對均產生給定邏輯輸出值并且其中第二和第四晶體管對均產生與所述給定邏輯輸出值補償的邏輯值，所述方法包括當從數據線分別通過兩個地址晶體管向第二和第四晶體管對提供邏輯高信號時用清除線，對第一和第三晶體管對斷電。附加實施例16根據附加實施例15限定的方法，還包括當用清除線對第一和第三晶體管對供電時使用數據線和地址晶體管加載邏輯1值到存儲器元件。附加實施例17根據附加實施例16限定的方法，還包括當加載邏輯1時通過施加相對于第二和第三晶體管對使用的正供電電壓具有升高電壓的地址信號到地址晶體管過度驅動地址晶體管。附加實施例18根據附加實施例16限定的方法，其中清除線包括連接到第一和第三晶體管對的正供電端子的補償清除線，所述方法還包括通過將補償清除線取正電壓對第一和第三晶體管對供電。附加實施例19根據附加實施例15限定的方法，其中每個晶體管對均包括串聯連接的η溝道晶體管和ρ溝道晶體管，以及其中4個晶體管對包括第一晶體管對，與4個節點中的第一個相關聯；第二晶體管對，與4個節點中的第二個相關聯；第三晶體管對，與4 個節點中的第三個相關聯；和第四晶體管對，與4個節點中的第四個相關聯，其中所述存儲器元件在第一和第三節點上存儲給定邏輯輸出值并且在第二和第四節點上存儲給定邏輯值的補，所述方法包括當數據線處于邏輯低值時通過導通地址晶體管將第二和第四節點拉到邏輯低值以將第二和第四節點連接到邏輯低值以及通過同時對第一和第二晶體管對供電保持清除線在正電壓。附加實施例20根據附加實施例20限定的方法，其中向以下選擇的一個連接輸出線第一節點和第三節點，所述方法還包括用所述輸出線，向可編程邏輯晶體管柵極提供靜態控制輸出信號。附加實施例21根據根據附加實施例15限定的方法，其中清除線是補償清除線以及其中存儲器元件具有對應的真實清除線，所述方法還包括當對第一和第三晶體管對斷電時和當從數據線分別通過兩個地址晶體管向第二和第四晶體管對提供邏輯高信號時用真實清除線對第二和第四晶體管對斷電。附加實施例22一種存儲器元件，包括數據線；至少一個清除線；地址線；針對相互連接以形成具有4個節點的雙態元件的4個晶體管對，每個節點連接在晶體管對個一個中的η溝道晶體管和P溝道晶體管之間，其中4個晶體管對包括第一晶體管對，與4個節點中的第一個相關聯；第二晶體管對，與4個節點中的第二個相關聯；第三晶體管對，與4個節點中的第三個相關聯；和第四晶體管對，與4個節點中的第四個相關聯，其中所述存儲器元件在第一和第三節點上存儲邏輯值并且在第二和第四節點上存儲補償邏輯值；以及第一和第二地址晶體管，具有連接到地址線的柵極，具有連接到4個節點的各自對的源極，和具有連接到數據線的漏極，其中4個晶體管對中的兩個的ρ溝道晶體管具有連接到至少一個清除線的源極，其中第二晶體管對中的P溝道晶體管和第四晶體管對中的P溝道晶體管具有在分離的各自η阱中形成的源極一漏極端子。附加實施例23根據附加實施例23中限定的存儲器元件，其中所述至少一個清除線包括補償清除線，其中所述存儲器元件具有連接到第二和第四晶體管對中的η溝道晶體管的源極的對應的真實數據線。附加實施例M根據附加實施例M中限定的存儲器元件，其中第一晶體管對中的ρ溝道晶體管在與第三晶體管對中的ρ溝道晶體管不同的η阱中形成。附加實施例25一種存儲器元件，包括4個晶體管對，具有4個節點，每個節點連接到各一個晶體管對中的P溝道晶體管，其中第二晶體管對中的P溝道晶體管和第四晶體管對中的P溝道晶體管具有在分離的各自η阱中形成的源極一漏極端子，其中第一晶體管對中的P溝道晶體管在與第三晶體管對中的P溝道晶體管不同的η阱中形成。
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附加實施例沈一種存儲器元件，包括具有4個各自節點的第一、第二、第三和第四晶體管對，每個節點連接到各一個晶體管對中的第一溝道型的晶體管，其中第一晶體管對中的第一溝道類型的晶體管在第一阱類型的第一阱中形成以及其中第三晶體管對中的第一溝道類型的晶體管在與第一阱類型的第一阱分離的第一阱類型的第二阱中形成。附加實施例27根據附加實施例沈中限定的存儲器元件，其中第一晶體管對中的第一溝道類型的晶體管在第一阱類型的第一阱中形成其中第一晶體管對中的第一溝道類型的晶體管在第一阱類型的第一阱中形成附加實施例觀根據附加實施例27中限定的存儲器元件，其中每個節點連接到各一個晶體管對中的第二溝道型的晶體管。附加實施例四根據附加實施例28中限定的存儲器元件，其中第一晶體管對中的第二溝道類型的晶體管在第二阱類型的第一阱中形成，以及其中第三晶體管對中的第二溝道類型的晶體管在與第二阱類型的第一阱分離的第二阱類型的第二阱中形成。附加實施例30根據附加實施例四中限定的存儲器元件，其中第二晶體管對中的第二溝道類型的晶體管在第二阱類型的第二阱中形成，以及其中第四晶體管對中的第二溝道類型的晶體管在與第二阱類型的第一和第二阱分離的第二阱類型的第三阱中形成。附加實施例31根據附加實施例30中限定的存儲器元件，其中第二阱類型的第一和第二阱被第一阱類型的第二阱分離，以及其中第二阱類型的第二和第三阱被第一阱類型的第一阱分
1 O附加實施例32根據附加實施例31中限定的存儲器元件，還包括至少第一和第二地址晶體管，其中第一地址晶體管在第二阱類型的第二阱中形成，以及其中第二地址晶體管在第二阱類型的第三阱中形成。附加實施例33根據附加實施例四中限定的存儲器元件，其中第一溝道類型的晶體管是ρ溝道晶體管以及第一阱類型的阱是η阱以及其中第二溝道類型的晶體管是η溝道晶體管以及第二阱類型的阱是P阱。附加實施例34一種存儲器元件，包括第一晶體管對，包括第一存儲節點；第二晶體管對，包括第二存儲節點，其中第一晶體管對具有連接到第一存儲節點的第一溝道類型的第一晶體管。其中第二晶體管對具有連接到第二存儲節點的第一溝道類型的第二晶體管；其中第一晶體管在第一阱中形成，以及其中第二晶體管在與第一阱分離的第二阱中形成；以及地址晶體管，連接到第一和第二存儲節點。附加實施例35
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附加實施例34中限定的存儲器元件，其中第一晶體管對具有連接到第一存儲節點的第二溝道類型的第一晶體管，其中第二晶體管對具有連接到第二存儲節點的第二溝道類型的第二晶體管；其中第二溝道類型的第一晶體管在第三阱中形成，以及其中第二溝道類型的第二晶體管在與第三阱分離的第四阱中形成。附加實施例36根據附加實施例35中限定的存儲器元件，其中第一和第二阱包括η阱，其中第一溝道類型的第一和第二晶體管包括P溝道晶體管，以及其中第二溝道類型的第一和第二晶體管包括η溝道晶體管。附加實施例37根據附加實施例35中限定的存儲器元件，其中第三和第四阱包括ρ阱，以及其中第三和第四阱被第二阱分離。附加實施例38根據附加實施例34限定的存儲器元件，還包括第三晶體管對，包括第三存儲節點；第四晶體管對，包括第四存儲節點，其中第三晶體管對具有連接到第三存儲節點的第一溝道類型的第三晶體管；其中第四晶體管對具有連接到第四存儲節點的第一溝道類型的第四晶體管；其中第一溝道類型的第三晶體管在第二阱中形成，以及其中第一溝道類型的第四晶體管在第一阱中形成。附加實施例39根據附加實施例38中限定的存儲器元件，其中第一晶體管對具有連接到第一存儲節點的第二溝道類型的第一晶體管，其中第二晶體管對具有連接到第二存儲節點的第二溝道類型的第二晶體管；其中第二溝道類型的第一晶體管在第三阱中形成，以及其中第二溝道類型的第二晶體管在與第三阱分離的第四阱中形成。以上僅僅是原理的示例，并且本領域技術人員可在不背離本發明的實質和范圍下進行各個修改。上述實施方式可單獨或者任意組合實施。
權利要求
1.一種存儲器元件，包括第一電路，在第一存儲節點上存儲給定數據比特，其中所述第一電路包括具有在第一阱中形成并且連接到所述第一存儲節點的第一源極一漏極端子的第一晶體管；以及第二電路，在不連接到所述第一節點的第二存儲節點上存儲所述給定數據比特，其中所述第二電路具有第二晶體管，所述第二晶體管具有在第二阱中形成并且連接到所述第二存儲節點的第二源極一漏極端子。
2.根據權利要求1所述的存儲器元件，其中所述第一阱和所述第二阱包括η阱。
3.根據權利要求2所述的存儲器元件，其中所述第一晶體管和所述第二晶體管包括ρ 溝道晶體管。
4.根據權利要求3所述的存儲器元件，其中所述第一電路和所述第二電路包括第一和第二 η溝道晶體管，其中所述第一 η溝道晶體管具有在第三阱中形成并且連接到所述第一存儲節點的第三源極一漏極端子；并且其中所述第二 η溝道晶體管具有連接到所述第二存儲節點，并且在與所述第三阱分隔的第四阱中形成的第四源極一漏極端子。
5.根據權利要求4所述的存儲器元件，其中所述第三阱和所述第四阱包括ρ阱。
6.根據權利要求1所述的存儲器元件，其中所述第一阱和所述第二阱包括P阱。
7.根據權利要求6所述的存儲器元件，還包括第三晶體管和第四晶體管，其中所述第三晶體管和第四晶體管在與所述第一阱和所述第二阱分隔的第三阱中形成。
8.根據權利要求1所述的存儲器元件，還包括第三電路，具有第三存儲節點，其中所述第三電路包括第三晶體管，所述第三晶體管具有在所述第二阱中形成并且連接到所述第三存儲節點的第三源極一漏極端子；以及第四電路，具有第四存儲節點，其中所述第四電路包括第四晶體管，所述第四晶體管具有在所述第一阱中形成并且連接到所述第四存儲節點的第四源極一漏極端子。
9.根據權利要求8所述的存儲器元件，其中第一、第二、第三和第四晶體管包括ρ溝道晶體管以及其中所述第一阱和所述第二阱包括η阱。
10.根據權利要求9所述的存儲器元件，其所述第一電路包括第五晶體管；其中所述第二電路包括第六晶體管；其中所述第三電路包括第七晶體管；其中所述第四電路包括第八晶體管；并且其中所述第五、第六、第七和第八晶體管包括η溝道晶體管。
11.根據權利要求10所述的存儲器元件，其中所述第五晶體管具有在第三阱中形成并且連接到所述第一存儲節點的第五源極一漏極端子；其中所述第六晶體管具有在與所述第三阱分隔的第四阱中形成并且連接到所述第二存儲節點的第六源極一漏極端子；其中所述第七晶體管具有在所述第四阱中形成并且連接到所述第三存儲節點的第七源極一漏極端子；以及其中所述第八晶體管具有在與所述第二、第三和第四阱分隔的第五阱中形成并且連接到所述第四存儲節點的第八源極一漏極端子。
12.根據權利要求11所述的存儲器元件，其中所述第三、第四和第五阱包括ρ阱。
13.根據權利要求12所述的存儲器元件，其中所述第二阱在所述第三和第四阱之間形成，其中所述第四阱在所述第一和第二阱之間形成，以及其中所述第一阱在所述第四和第五阱之間形成。
14.根據權利要求13所述的存儲器元件，還至少包括第一地址晶體管和第二地址晶體管，其中所述第一地址晶體管在所述第四阱中形成，并且其中所述第二地址晶體管在所述第五阱中形成。
15.根據權利要求11所述的存儲器元件，還包括至少第一地址晶體管和第二地址晶體管，其中所述第一地址晶體管在所述第四阱中形成，并且其中所述第二地址晶體管在所述第五阱中形成。
16.根據權利要求1所述的存儲器元件，還包括連接到所述第一和第二存儲節點的地址晶體管。
全文摘要
本發明提供一種存儲器元件，其即使承受高能原子微粒沖擊也呈現對軟錯誤紊亂事件的免疫。存儲器元件可以均具有10個晶體管，包括2個地址晶體管和相互連接以形成雙態元件的4個晶體管對。諸如真實清除線和補償清除線的清除線可以引導到與特定晶體管對相關聯的正供電端子和接地供電端子。在清除操作期間，可使用清除線對晶體管對中的一些或者全部選擇性地斷電。這就幫助清除操作，其中通過地址晶體管驅動邏輯零值并且減少交叉流涌動。
文檔編號G11C11/40GK102422357SQ201080020510
公開日2012年4月18日 申請日期2010年1月19日 優先權日2009年3月19日
發明者B·B·皮德森 申請人:阿爾特拉公司