時鐘樹電路以及存儲控制器的制造方法
【專利說明】
【技術領域】
[0001]本發明是有關于數字電路設計技術領域，特別是有關于時鐘樹電路(Clock treecircuit)以及存儲控制器。
【【背景技術】】
[0002]時鐘樹電路(Clock tree circuit)常常被用于數字電路設計領域。然而，因為時鐘樹電路中的驅動路徑(driving path)常常具有不同的長度，其往往會導致時鐘偏移(clock skew)和/或時鐘抖動(clock jitter)，并降低時鐘樹電路的性能。驅動路徑的不同長度可能是由芯片變異(On-Chip Variat1n，0CV)導致的，且芯片變異是不可預知并且不可控制的。因此，需要設計一種新的時鐘樹電路來解決以上問題。
【
【發明內容】
】
[0003]有鑒于此，本發明提出了時鐘樹電路以及存儲控制器。
[0004]根據本發明的第一方面，提供一種時鐘樹電路，包括:第一時鐘源，產生第一信號；以及第一樹電路，包括:第一驅動單元，其中，所述第一驅動單元的輸入端子接收所述第一信號，所述第一驅動單元的輸出端子耦接于第一節點；第二驅動單元，其中，所述第二驅動單元的輸入端子耦接于所述第一節點，所述第二驅動單元的輸出端子耦接于第二節點；第三驅動單元，其中，所述第三驅動單元的輸入端子耦接于所述第一節點，所述第三驅動單元的輸出端子耦接于第三節點；第四驅動單元，其中，所述第四驅動單元的輸入端子耦接于所述第二節點；第五驅動單元，其中，所述第五驅動單元的輸入端子耦接于所述第三節點；以及金屬連接元件，耦接于所述第二節點以及所述第三節點之間，以作為短路元件。
[0005]根據本發明的第二方面，提供一種存儲控制器，包括:第一樹電路，包括:第一驅動單元，其中，所述第一驅動單元的輸入端子接收第一數據選通信號，所述第一驅動單元的輸出端子耦接于第一節點；第二驅動單元，其中，所述第二驅動單元的輸入端子耦接于所述第一節點，所述第二驅動單元的輸出端子耦接于第二節點；第三驅動單元，其中，所述第三驅動單元的輸入端子耦接于所述第一節點，所述第三驅動單元的輸出端子耦接于第三節點；第四驅動單元，其中，所述第四驅動單元的輸入端子耦接于所述第二節點；第五驅動單元，其中，所述第五驅動單元的輸入端子耦接于所述第三節點；以及金屬連接元件，耦接于所述第二節點以及所述第三節點之間，以作為短路元件；以及多個第一收發器，傳送或接收多個第一位元，其中，所述第一收發器是由所述第一樹電路驅動。
[0006]本發明提供的時鐘樹電路以及存儲控制器，可以減少時鐘偏移以及時鐘抖動。
【【附圖說明】】
[0007]圖1為根據本發明實施例的時鐘樹電路的示意圖。
[0008]圖2為根據本發明實施例的時鐘樹電路的示意圖。
[0009]圖3A為根據本發明實施例的金屬連接元件以及金屬屏蔽元件的截面圖。
[0010]圖3B為根據本發明實施例的金屬連接元件以及金屬屏蔽元件的截面圖。
[0011]圖4為根據本發明實施例的時鐘樹電路的示意圖。
[0012]圖5為根據本發明實施例的時鐘樹電路的示意圖。
[0013]圖6為根據本發明實施例的時鐘樹電路的示意圖。
[0014]圖7為根據本發明實施例的時鐘樹電路的示意圖。
[0015]圖8為根據本發明實施例的時鐘樹電路的示意圖。
[0016]圖9為根據本發明實施例的存儲控制器的電路示意圖。
[0017]圖10為根據本發明實施例的存儲控制器的電路示意圖。
【【具體實施方式】】
[0018]為了說明本發明的目的、特征、以及優點，本發明的實施例及附圖將于以下做詳細描述。
[0019]圖1為根據本發明實施例的時鐘樹電路100的示意圖。如圖1所示，時鐘樹電路100至少包括:第一時鐘源101以及第一樹電路110。第一時鐘源101用于產生第一信號SI。例如，第一信號SI可為一個正常時鐘信號。于備選實施例中，當時鐘樹電路100被應用于存儲裝置或存儲控制器時，由第一時鐘源101輸出的第一信號SI可以是用于采樣程序的數據選通信號(data strobe signal，DQS)。
[0020]第一樹電路110至少包括:第一驅動單元111、第二驅動單元112、第三驅動單元
113、第四驅動單元114、第五驅動單元115、以及金屬連接元件119。第一驅動單元111具有用于接收第一信號SI的輸入端子，以及耦接于第一節點NI的輸出端子。第二驅動單元112具有耦接于第一節點NI的輸入端子，以及耦接于第二節點N2的輸出端子。第三驅動單元113具有耦接于第一節點NI的輸入端子，以及耦接于第三節點N3的輸出端子。第四驅動單元114具有輸出端子以及耦接于第二節點N2的輸入端子。第五驅動單元115具有輸出端子以及耦接于第三節點N3的輸入端子。在一些實施例中，第一樹電路110還包含:第六驅動單元116以及第七驅動單元117，其中，第六驅動單元116以及第七驅動單元117為可選的元件。第六驅動單元116具有輸出端子以及耦接于第二節點N2的輸入端子。第七驅動單元117具有輸出端子以及耦接于第三節點N3的輸入端子。根據不同的設計要求，第一驅動單元111、第二驅動單元112、第三驅動單元113、第四驅動單元114、第五驅動單元115、第六驅動單元116、以及第七驅動單元117可用緩存器和/或反相器實現。每個緩存器可由級聯的(cascading)兩個反相器來得到。例如，這些驅動單元的一部分可由緩存器來實現，以便提供O度的時鐘相位，且其它的驅動單元可由反相器來實現。以便提供180度的時鐘相位。第一驅動單元111可組成第一樹電路110的第一驅動級(driving stage)。第二驅動單元112以及第三驅動單元113可組成第一樹電路110的第二驅動級。第四驅動單元114、第五驅動單元115、第六驅動單元116、以及第七驅動單元117 (如果存在第六驅動單元116以及第七驅動單元117)可組成第一樹電路110的第三驅動級。這些驅動級能將原始的第一信號SI緩存(反相)，并為后續對應的級提供足夠的輸出驅動電流。例如，第三驅動級的輸出端子(即，第四驅動單元114、第五驅動單元115、第六驅動單元116、以及第七驅動單元117的輸出端子)可另外耦接于各種下一級電路，例如，功能電路或下一級驅動單元(圖中未示出)。
[0021]應該注意到，因為時鐘樹電路100的驅動路徑具有不同的長度，其往往會導致時鐘偏移和/或時鐘抖動。例如，第一驅動路徑可能是從第一時鐘源101開始經過第一節點NI到第二節點N2形成，且第二驅動路徑可能是從第一時鐘源101開始經過第一節點NI到第三節點N3形成。因為第一驅動路徑以及第二驅動路徑的長度不均勻，于第二節點N2以及第三節點N3的時鐘相位可能也是不同的。然而，在理想狀態下，同一驅動級的所有輸出端子應該具有相同的時鐘相位。在本發明中，提出了金屬連接元件119，并將金屬連接元件119并入到第一樹電路110中，以便解決這個問題。金屬連接元件119被增加并耦接于第二節點N2以及第三節點N3之間，且為短路元件(short-circuited element)。因為第二節點N2以及第三節點N3是通過短路的金屬連接元件119被連接到一起，所以第二節點N2以及第三節點N3的時鐘相位是統一的且一致的。可于第二驅動單元112以及第三驅動單元113的輸出端子處，有效消除不同路徑延遲時間以及不同的時鐘相位，因此，能解決時鐘樹電路100的時鐘偏移和/或時鐘抖動的問題。在一些實施例中，金屬連接元件119的寬度Wl比時鐘樹電路100制造工藝中的最小金屬寬度大2到10倍，如此，金屬連接元件119的電阻就足夠的低，以至于可以作為短路元件使用。優選的，金屬連接元件119的寬度Wl比最小金屬寬度大5到6倍。于備選實施例中，如果加上了第六驅動單元116以及第七驅動單元117，則金屬連接元件119的兩個端還可延伸并達到第六驅動單元116以及第七驅動單元117的輸入端子處。雖然圖1所示的時鐘樹電路100只有三個驅動級以及七個驅動單元，但是，應該理解本發明不限于此。在其它實施例中，第一樹電路110可包含更多的驅動級以及驅動單元，可增加更多的金屬連接元件119，并將金屬連接元件119親接于同一驅動級的驅動單元的輸出端子，以便減少時鐘樹電路100的時鐘偏移和/或時鐘抖動。
[0022]圖2為根據本發明實施例的時鐘樹電路200的示意圖。圖2類似于圖1，其與圖1所不的實施例的差別在于:時鐘樹電路200的第一樹電路110還包含一個或多個金屬屏蔽元件230，金屬屏蔽元件230被布置在鄰近金屬連接元件119的地方。例如，金屬屏蔽元件230可以被布置于金屬連接元件119的左側、右側、上方、以及下方。金屬屏蔽元件230用于抑制金屬連接元件119以及其它傳送線之間的串擾效應(crosstalk effect)。包括金屬屏蔽元件230的第一樹電路110能夠產生清晰及明確的輸出信號，以用于驅動下一級電路。在一些實施例中，金屬連接元