一種提高混合示波器數字通道波形捕獲率的方法
【專利摘要】本發明提出了一種提高混合示波器數字通道波形捕獲率的方法，將數據采集模塊、采樣點與像素點轉換模塊和像素點存儲模塊通過FPGA實現，數據采集與屏幕像素點生成采用并行處理方式完成。本發明中數據的采集、處理、存儲及顯示完全由FPGA來實現，采用并行架構，轉換速度快；混合示波器運行模式時，只需要傳輸少量的像素點數據，無需傳輸原始的采集數據，大大減小了數據傳輸的時間損耗。
【專利說明】一種提高混合示波器數字通道波形捕獲率的方法
【技術領域】
[0001]本發明涉及測試【技術領域】，特別涉及一種提高混合示波器數字通道波形捕獲率的方法。
【背景技術】
[0002]混合示波器是在數字示波器和邏輯分析儀的基礎上發展起來的一種新型的測試儀器。混合示波器既具有邏輯分析儀通道多、觸發方式多的特點，又具有示波器對信號幅度的細致觀察和強大的參數測量功能，而且能實現數字信號和模擬信號的混合觸發與同步分析。因此，混合示波器更能適應高速復雜系統的信號完整性測試要求。
[0003]混合示波器中的數字通道與傳統的邏輯分析儀在顯示上有著明顯的不同。首先，用戶在使用邏輯分析儀時，首先要設定采樣率，設置存儲深度和通道門限電平；混合示波器的數字通道則不需要設定這些參數，混合示波器以采樣率優先的原則對數據進行采樣，當數據的深度超過其最大存儲深度時，才會降低采樣率，當然強大的自動刻度功能使用戶根本不需要設定門限范圍。其次，傳統的邏輯分析儀注重數據采集完成后，對數據進行靜態的分析，不關心屏幕的波形更新速度；混合示波器則具有強大的顯示方式，可以進行動態和靜態2種顯示，甚至用戶更多的時候使用動態顯示(即運行模式)，動態下示波器注重的是屏幕的波形更新速度。
[0004]國內現有的混合示波器，如圖1所示，通過FPGA硬件電路實現數字通道的數據采集和采集數據存儲，然后全部由硬件傳回CPU內存，然后通過CPU軟件的查表及判斷各像素點上的數據是否有變化等操作來實現采樣數據與波形像素點的轉換，再送顯示屏，整個采集、數據轉換與存儲、顯示是串行進行的。
[0005]現有的混合示波器中數字通道的數據處理方式存在以下問題:(I)整個采集、數據轉換與存儲、顯示均采用串行處理方式，只有全部數據處理完成后才會開始新的采集，采集只占了整個數據處理的很小一部分；(2)采樣點與像素點的轉換通過CPU的應用軟件來實現，CPU把大量的時間都花在處理獲取的波形數據和顯示上，因此會在數據處理過程中忽視同時發生的所有信號活動，產生較長采集盲區；(3)采集數據全部通過CPU總線傳到內存，數據量大，傳輸時間很長，大量的時間浪費在數據傳輸上。

【發明內容】

[0006]針對上述現有技術中的缺點，本發明提供了一種提高混合示波器數字通道波形捕獲率的方法，通過將采樣點與像素點的轉換及像素點的存儲由CPU內存移植到FPGA中來實現，通過一種并行的處理方式，縮短在數據的處理及顯示過程中的時間損耗，使混合示波器有更多的時間捕獲數據，較少的時間花在數據的處理及顯示上，提高數字通道的波形捕獲率。
[0007]本發明的技術方案是這樣實現的:
[0008]一種提高混合示波器數字通道波形捕獲率的方法，將數據采集模塊、采樣點與像素點轉換模塊和像素點存儲模塊通過FPGA實現，數據采集與屏幕像素點生成采用并行處理方式完成。
[0009]可選地，上述方法具體包括以下步驟:
[0010]所述數據采集模塊包括鎖相環和高速數據采集單元，鎖相環將來自FPGA外部的參考時鐘進行倍頻后送往高速數據采集單元和采樣點與像素點轉換模塊；送往高速數據采集單元的時鐘信號經過FPGA內部的ALTLVDS的IP核倍頻產生采樣時鐘，實現16個通道同步采集，經過串并轉換模塊將16路的串行數據變成128路的并行數據降速輸出，128路并行數據一方面進行采樣點存儲，另一方面送往采樣點與像素點轉換模塊進行后續數據的處理；
[0011]所述采樣點與像素點轉換模塊包括采樣點同步壓縮模塊、等效時鐘產生模塊、采樣點等效壓縮模塊和像素點生成模塊；
[0012]采樣點同步壓縮模塊接收來自數據采集模塊的128路數據流，進行128路數據重組，產生16個通道*8位的數據流；然后，經同步壓縮變換單元產生16個通道*2位數據流；
[0013]等效時鐘產生模塊包括時鐘分頻計算單元和時鐘選擇輸出單元，頂層的CPU軟件根據屏幕的像素點數和實際捕獲的采樣點數，計算出一個等效時鐘，送往采樣點等效壓縮模塊進行數據的抽取；
[0014]采樣點等效壓縮模塊包括數據點組合單元、異步循環判別單元、判別結果鎖存單元和復位信號產生單元；從采樣點同步壓縮模塊傳輸過來的16個通道的2位的數據流，在同步時鐘的控制下，進行數據點的重組，重組后的數據在等效時鐘控制下進行異步的循環判別，并將判別結果在等效時鐘控制下進行鎖存輸出2路16位的數據流，同時每一個等效時鐘的時鐘周期輸出一個復位信號用于數據點組合單元和異步循環判別單元的重新開始;
[0015]像素點生成模塊根據采樣點等效壓縮模塊輸出的數據進行色彩的轉換及色彩的輸出，在等效時鐘控制下，2路16位的數據流轉換為16個通道的色彩值，16個通道用2位表不。
[0016]可選地，所述異步循環判別單元的判別結果包括:高、低、高到低的跳變、低到高的跳變。
[0017]可選地，當混合示波器的時基按照不同的檔位變化時，CPU軟件按照采樣點和像素點的對應關系計算出一個等效的采樣率，FPGA獲取該等效采樣率后，在實際的采樣率和該等效采樣率的控制下，對采樣回來的數據進行像素點的轉換。
[0018]本發明的有益效果是:
[0019](I)數據的采集、處理及顯示采用并行架構，改變了傳統的串行處理方式；
[0020](2)數據的采集、處理、存儲及顯示完全由FPGA來實現，轉換速度快；
[0021](3)混合示波器運行模式時，只需要傳輸少量的像素點數據，無需傳輸原始的采集數據，大大減小了數據傳輸的時間損耗。
【專利附圖】

【附圖說明】
[0022]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0023]圖1為現有的數字通道數據處理原理框圖；
[0024]圖2為基于本發明方法的數字通道數據處理原理框圖；
[0025]圖3為基于本發明方法的數字通道數據處理流程圖。
【具體實施方式】
[0026]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0027]對數字波形而言，屏幕上每個通道的像素點只有高、低和有跳變三種狀態。因此，只需要知道該通道像素點上的數據是否有跳變，如果沒有跳變，數據是“高”還是“低”這兩個信息即可繪制出精確的數字波形，但這兩個信息的獲取，往往需要判斷完所有的采樣點。
[0028]本發明提出了一種提高混合示波器數字通道波形捕獲率的方法，如圖2所示，將數據采集模塊、采樣點與像素點轉換模塊及像素點存儲模塊完全由FPGA來實現，通過將數據采集與屏幕像素點生成并行處理的方式，將CPU從顯示管理任務中解放出來，縮短在數據的處理及顯示過程中的時間損耗，使混合示波器有更多的時間捕獲數據，較少的時間花在數據的處理及顯示上，CPU可以更專心地進行波形測量參數的測量，提高了混合示波器對波形數據的處理能力。下面結合圖3對基于本發明方法的數字通道數據處理流程進行詳細說明。
[0029]如圖3所示，數據采集模塊包括鎖相環和高速數據采集單元，實現16個數字通道的IGSPS采樣率的同步采集功能。來自FPGA外部的20MHz的參考時鐘(ref_20MHz)，經過FPGA內部的鎖相環5倍頻產生IOOMHz的時鐘信號，分別送往高速數據采集單元(clkb_100MHz)和采樣點與像素點的轉換模塊(clka_100MHz);送往高速數據采集單元的時鐘信號(clkb_100MHz)經過FPGA內部的ALTLVDS的IP核10倍頻產生IGHz的采樣時鐘，實現16個通道(d[15:0])的IGSPS采樣率的同步采集，同時經過串并轉換模塊將16路IGbps的串行數據變成128路(tdata[127:0]) 125Mbps的并行數據的降速輸出，128路的并行數據一方面進行采樣點的存儲，另一方面送往采樣點與像素點轉換模塊進行后續數據的處理。
[0030]采樣點與像素點轉換模塊包括采樣點同步壓縮模塊、等效時鐘發生模塊、采樣點等效壓縮模塊和像素點生成模塊。
[0031]采樣點同步壓縮模塊接收來自數據采集模塊的128路(tdata[127:0]) 125Mbps的數據流，在clk_125Mbps時鐘的控制下，進行數據的重組產生16個通道*8位的數據流；在時鐘的控制下，經同步壓縮變換單元產生16個通道*2位數據流，從而將8路同步數據壓縮到2路數據(qa[15:0]和qb[15:0])，其中qa代表16個通道的低位，qb代表16個通道的高位。
[0032]等效時鐘產生模塊包括時鐘分頻單元和時鐘選擇輸出單元，頂層的CPU軟件根據屏幕的像素點數和實際捕獲的采樣點數，計算出一個等效的數據轉換時鐘fifo_clk，送往采樣點等效壓縮模塊進行數據的抽取。
[0033]采樣點等效壓縮模塊包括數據點重組單元、異步循環判別單元、判別結果鎖存單元和復位信號產生單元。從采樣點同步壓縮模塊傳輸過來的16個通道的2位的數據流，在同步時鐘clk_125MHz的控制下，進行數據點的重組(qb[0]和qa[0]代表通道0的數據、qb[15]和qa[15]代表通道15的數據)，重組后的數據在等效時鐘fifo_clk的控制下進行異步的循環判別，并將判別的4種結果高、低、高到低的跳變、低到高的跳變在等效時鐘fifo_clk控制下進行鎖存輸出2路16位的數據流(xa[15:0]、xb[15:0]),同時每一個等效時鐘fifo_clk的時鐘周期輸出一個復位信號用于數據點的重組單元和異步循環判別單元的重新開始。
[0034]像素點生成模塊根據采樣點等效壓縮模塊輸出的數據進行色彩的生成及輸出，然后進行像素點存儲。在等效時鐘fifo_clk控制下,2路16位的數據流(xa[15:0]和xb[15:
0])轉換為16個通道的色彩值，16個通道用2位表示，其中xa代表某個通道的低位，xb代表某個通道的高位。若xb [0]和xa[0]為00，那么表示通道0的信號目前是低電平，用藍色表不；若xb [0]和xa[0]為11,那么表不通道0的/[目號目如是聞電平，用綠色表不；若xb [0]和xa[0]為01或10，那么表示通道0的信號發生了由低到高、由高到低的跳變，用紅色表
/Jn o
[0035]當混合示波器的時基按照不同的檔位不停的變化時，軟件按照采樣點和像素點的對應關系計算出一個等效的采樣率，硬件獲取該等效采樣率后，在實際的采樣率和該等效采樣率的控制下，對采樣回來的數據進行像素點的轉換，轉換后的波形像素點存儲在存儲器中。當混合示波器處于運行模式時，只需要將像素點存儲器中的數據送顯屏幕；當混合示波器運行于停止模式時，需要將像素點和原始數據同時送顯屏幕。
[0036]上述實施例中，各個時鐘信號的頻率僅為示意性的，本領域技術人員可以根據實際應用進行設置。
[0037]本發明的一種提高混合示波器數字通道波形捕獲率的方法，具有如下優點:(I)數據的采集、處理及顯示采用并行架構，改變了傳統的串行處理方式；(2)數據的采集、處理、存儲及顯示完全由FPGA來實現，轉換速度快；(3)混合示波器運行模式時，只需要傳輸少量的像素點數據，無需傳輸原始的采集數據，大大減小了數據傳輸的時間損耗。
[0038]以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【權利要求】
1.一種提高混合示波器數字通道波形捕獲率的方法，其特征在于，將數據采集模塊、采樣點與像素點轉換模塊和像素點存儲模塊通過FPGA實現，數據采集與屏幕像素點生成采用并行處理方式完成。
2.如權利要求1所述的一種提高混合示波器數字通道波形捕獲率的方法，其特征在于， 所述數據采集模塊包括鎖相環和高速數據采集單元，鎖相環將來自FPGA外部的參考時鐘進行倍頻后送往高速數據采集單元和采樣點與像素點轉換模塊；送往高速數據采集單元的時鐘信號經過FPGA內部的ALTLVDS的IP核倍頻產生采樣時鐘，實現16個通道同步采集,經過串并轉換模塊將16路的串行數據變成128路的并行數據降速輸出，128路并行數據一方面進行采樣點存儲，另一方面送往采樣點與像素點轉換模塊進行后續數據的處理； 所述采樣點與像素點轉換模塊包括采樣點同步壓縮模塊、等效時鐘產生模塊、采樣點等效壓縮模塊和像素點生成模塊； 采樣點同步壓縮模塊接收來自數據采集模塊的128路數據流，進行128路數據重組，產生16個通道*8位的數據流；然后，經同步壓縮變換單元產生16個通道*2位數據流； 等效時鐘產生模塊包括時鐘分頻計算單元和時鐘選擇輸出單元，頂層的CPU軟件根據屏幕的像素點數和實際捕獲的采樣點數，計算出一個等效時鐘，送往采樣點等效壓縮模塊進行數據的抽取； 采樣點等效壓縮模塊包括數據點組合單元、異步循環判別單元、判別結果鎖存單元和復位信號產生單元；從采樣點同步壓縮模塊傳輸過來的16個通道的2位的數據流，在同步時鐘的控制下，進行數據點的重組，重組后的數據在等效時鐘控制下進行異步的循環判別，并將判別結果在等效時鐘控制下進行鎖存輸出2路16位的數據流，同時每一個等效時鐘的時鐘周期輸出一個復位信號用于數據點組合單元和異步循環判別單元的重新開始； 像素點生成模塊根據采樣點等效壓縮模塊輸出的數據進行色彩的轉換及色彩的輸出，在等效時鐘控制下，2路16位的數據流轉換為16個通道的色彩值，16個通道用2位表示。
3.如權利要求2所述的一種提高混合示波器數字通道波形捕獲率的方法，其特征在于，所述異步循環判別單元的判別結果包括:高、低、高到低的跳變、低到高的跳變。
4.如權利要求3所述的一種提高混合示波器數字通道波形捕獲率的方法，其特征在于，當混合示波器的時基按照不同的檔位變化時，CPU軟件按照采樣點和像素點的對應關系計算出一個等效的采樣率，FPGA獲取該等效采樣率后，在實際的采樣率和該等效采樣率的控制下，對采樣回來的數據進行像素點的轉換。
【文檔編號】G01R13/02GK103630721SQ201310616223
【公開日】2014年3月12日 申請日期:2013年11月19日 優先權日:2013年11月19日
【發明者】劉洪慶, 孫龍, 陳秋偉, 姜正吉, 張成森 申請人:中國電子科技集團公司第四十一研究所