在多輪回編程中用于抑制讀取噪聲的雙重驗證方法
【專利說明】
【背景技術】
[0001]本技術涉及非易失性存儲器。
[0002]在各種電子設備中使用半導體存儲器設備已變得日益普遍。例如，在蜂窩電話、數字攝影機、個人數字助理、移動計算設備、非移動計算設備以及其他設備中使用非易失性半導體存儲器。電可擦除可編程只讀存儲器(EEPROM)和閃存存儲器屬于最普遍的非易失性半導體存儲器。
[0003]在這樣的存儲器設備中，在二維(2D)NAND配置中，存儲器單元可以包括位于半導體襯底中的溝道區之上并且與該溝道區絕緣的浮柵。該浮柵位于源極區與漏極區之間。控制柵設置在浮柵之上并且與浮柵絕緣。由此形成的晶體管的閾值電壓(Vth)由浮柵上所保留的電荷量來控制。也就是說，由浮柵上的電荷電平來控制在晶體管被接通之前必須施加給控制柵的用于允許該晶體管的源極與漏極之間進行傳導的最小電壓量。
[0004]存儲器單元可以具有浮柵，該浮柵用于存儲兩個或更多個范圍的電荷，其中，每個范圍表示一個數據狀態。
[0005]此外，已經提出了使用由交替的導電層和介電層的陣列形成的3D堆疊式存儲器結構的超高密度存儲設備。一個示例是位成本可擴展(BiCS)架構。在這些層中鉆有存儲器孔，以及通過使用適當的材料填充存儲器孔來形成NAND串。直的NAND串在一個存儲器孔中延伸，而管狀或U形NAND串(P-BiCS)包括存儲器單元的一對豎直列，所述豎直列在兩個存儲器孔中延伸并且通過底部背柵而被接合。存儲器單元的控制柵由導電層提供。
[0006]需要用于準確地對存儲器設備進行編程的技術。
【附圖說明】
[0007]圖1是使用單行/列解碼器和讀/寫電路的非易失性存儲器系統的框圖。
[0008]圖2示出了在圖1的存儲器陣列155中的NAND閃存存儲器單元的塊以及關聯的感測塊SB0、SB1及SB2。
[0009]圖3是示出了圖1的感測塊SBO的一個實施方式的框圖。
[0010]圖4A示出了針對存儲器單元的集合的讀取的噪聲的分布。
[0011]圖4B示出了目標數據狀態的經編程的Vth分布400，其示出了由讀取的噪聲引起的分布的下尾401。
[0012]圖4C示出了識別存儲器單元的集合中的有噪聲單元并且針對其修改編程的編程處理。
[0013]圖5A示出了檢測有噪聲單元并對其進行軟編程的單個編程輪回的示例。
[0014]圖5B1示出了檢測到有噪聲單元但未對其進行軟編程的編程輪回的示例，其中，在該編程輪回結束之前進行檢測。
[0015]圖5B2示出了檢測到有噪聲單元但未對其進行軟編程的編程輪回的另一示例，其中，在該編程輪回結束時進行檢測。
[0016]圖5B3示出了用于僅對有噪聲單元進行編程的示例處理。
[0017]圖5C示出了使用比無噪聲單元更嚴格的驗證測試來對有噪聲單元進行編程的編程輪回的示例。
[0018]圖6A示出了檢測個體有噪聲單元和/或對其進行軟編程的單個編程輪回的示例。
[0019]圖6B示出了對個體有噪聲單元進行編程的編程輪回的示例。
[0020]圖6C示出了用于使用二進制數據進行編程的閾值電壓(Vth)分布和驗證電平。
[0021]圖7A和圖7B示出了使用四個數據狀態的單個編程操作輪回中的Vth分布，其中，圖7A示出了擦除(Er)狀態Vth分布700，以及圖7B示出了在圖7A的Vth分布之后進行編程之后的 Vth 分布 700、704、706及 708。
[0022]圖7C示出了作為圖7B的替選方案在圖7A的Vth分布之后使用模糊驗證電平進行編程之后的Vth分布。
[0023]圖7D示出了在圖7C的Vth分布之后使用精細驗證電平對有噪聲單元和無噪聲單元進行編程之后的Vth分布。
[0024]圖7E示出了圖7D的替選方案，其中，測試嚴格程度是目標數據狀態的函數。
[0025]圖8A至圖SC示出了具有四個數據狀態的兩輪回編程操作，其中圖8A示出Er狀態，圖8B示出Er和INT狀態，以及圖8C示出Er、A、B及C狀態。
[0026]圖9A至圖9D示出了具有八個數據狀態的三輪回編程操作，其中，圖9A示出Er狀態，圖9B示出Er和INT狀態，圖9C示出Er和INTI至INT3狀態，以及圖9D示出Er和A至G狀態。
[0027]圖9E示出了作為圖9D的替選方案在圖9C的Vth分布之后使用模糊驗證電平進行編程之后的Vth分布。
[0028]圖9F示出了在圖9E的Vth分布之后使用精細驗證電平對有噪聲單元和無噪聲單元進行編程之后的Vth分布。
[0029]圖1OA示出了與圖7A和圖7B—致的、在使用了四個數據狀態的單個編程輪回的示例中的編程_驗證迭代。
[0030]圖1OB示出了與圖7A和圖7B—致的、在圖1OA的替選方案中的編程-驗證迭代，其中，使用了快速輪回寫入(QPW)驗證電平。
[0031]圖1lA示出了與圖6C—致的、在使用了兩個數據狀態的單個編程輪回的示例中的編程-驗證迭代。
[0032]圖1IB示出了在圖11A的替選方案中的編程-驗證迭代，其中，使用了圖6C的QPW驗證電平。
[0033]圖12示出了與圖SB—致的、在針對低頁數據的編程輪回的示例中的編程-驗證迭代。
[0034]圖13A示出了與圖7C—致的、在模糊編程輪回的示例中的編程-驗證迭代。
[0035]圖13B示出了在僅針對有噪聲單元的附加編程的示例中的編程-驗證迭代。
[0036]圖13C示出了在僅針對有噪聲單元的附加編程的示例中的編程脈沖。
[0037]圖14示出了與圖7E和圖9F—致的、在編程輪回的示例中的編程-驗證迭代。
[0038]圖15A示出了在感測操作期間的電流相對時間關系，其中，針對有噪聲和無噪聲存儲器單元使用了不同參考電流。
[0039]圖15B示出了在感測操作期間的電流相對時間關系，其中，針對有噪聲和無噪聲存儲器單元使用了不同感測時間。
[0040]圖16A示出了數據鎖存器中的位組合的示例排列，其中，存在四個數據狀態，并且針對C狀態存儲器單元使用兩個先前未使用的位組合C6和C7來分別標識軟編程模式(Csp)和暫時鎖定模式(Ctl)。
[0041]圖16B示出了數據鎖存器中的位組合的示例排列，其中，針對B狀態存儲器單元使用圖16A的位組合C2和C4來分別標識軟編程模式(Bsp)和暫時鎖定模式(Btl)。
[0042]圖16C示出了數據鎖存器中的位組合的示例排列，其中，使用圖16A的位組合C2、C4、C6和C7來分別標識B狀態有噪聲單元、B狀態無噪聲單元、C狀態有噪聲單元及C狀態無噪聲單元。
[0043]圖17A至圖17E示出了在涉及四個數據狀態的編程操作期間直至B狀態編程完成為止數據鎖存器中的位組合，其中，圖17A示出了在編程輪回開始時的位組合，圖17B示出了在A狀態單元通過VvAL驗證電平之后的圖17A的位組合，圖17C示出了在A狀態單元通過VvA驗證電平之后的圖17B的位組合，圖17D示出了在B狀態單元通過VvBL驗證電平之后的圖17C的位組合，以及圖17E示出了在B狀態單元通過VvB驗證電平之后的圖17D的位組合。
[0044]圖17F示出了在圖17E之后在C狀態編程完成之后數據鎖存器中的位組合的一個選擇，其中，作為比較示例，針對所有數據狀態的禁止模式使用同一位組合(圖16A中的CO)。
[0045]圖17G示出了在圖17E之后在C狀態存儲器單元通過第一驗證測試之后數據鎖存器中的位組合的另一選擇，其中，使用第一位組合(圖16A中的C7)來針對C狀態單元設置暫時鎖定模式。
[0046]圖17H示出了在C狀態存儲器單元通過附加驗證測試或者在執行軟編程之后數據鎖存器中的位組合的選擇，其中，使用第二位組合(圖16A中的CO)來針對C狀態單元設置永久鎖定模式。
[0047]圖171示出了在C狀態存儲器單元未通過附加驗證測試之后數據鎖存器中的位組合的選擇，其中，在圖17G之后使用第三位組合(圖16A的中C6)來針對C狀態單元設置軟編程模式。
[0048]圖18A和圖18B示出了與圖6C—致的、在涉及兩個數據狀態的編程操作期間數據鎖存器中的位值，其中，作為比較示例使用了兩個位值，其中，圖18A提供在編程操作開始時的原始寫入狀態，以及圖18B示出了在O狀態單元通過VvSLC驗證電平之后圖18A的位組合。
[0049]圖19A示出了在涉及兩個數據狀態的編程操作開始時數據鎖存器中的位組合，其中，一個位組合標識要保持在I狀態的存儲器單元，以及另一位組合標識要被編程至O狀態的存儲器單元。
[0050]圖19B示出了在圖19A之后在O狀態存儲器單元通過第一驗證測試之后數據鎖存器中的位組合，其中，使用第一位組合來針對存儲器單元設置暫時鎖定模式。
[0051]圖19C示出了在圖19B之后在O狀態存儲器單元通過附加驗證測試之后數據鎖存器中的位組合，其中，使用第二位組合來針對O狀態單元設置永久鎖定模式。
[0052]圖19D示出了在圖19B之后在O狀態存儲器單元未通過附加驗證測試之后數據鎖存器中的位組合，其中，使用第三位組合來針對O狀態單元設置軟編程模式。
[0053]圖20A示出了用于修改寫入數據以使得有噪聲單元保持于擦除狀態的處理。
[0054]圖20B示出了用于修改從有噪聲單元讀取的數據的處理。
[0055]圖20C提供了標識針對其修改了數據的單元的表。
【具體實施方式】
[0056]提供了一種解決在編程期間讀取的噪聲的影響的編程技術和對應存儲器設備。
[0057]在迭代的編程操作期間，執行編程-驗證迭代，直至在驗證測試中確定存儲器單元的閾值電壓(Vth)超過驗證電平為止。該確定是通過感測存儲器單元處于導通狀態還是非導通狀態來進行的。然而，由于噪聲的影響，導致在存儲器單元第一次通過驗證測試之后Vth可以增加或降低。Vth顯著降低會成問題，因為這會導致之后讀取存儲器單元時的錯誤。
[0058]本文中提供的技術通過在編程操作期間將有噪聲的存儲器單元與其他存儲器單元一一稱為無噪聲存儲器單元一一區分開來解決以上和其他問題。隨后，修改對有噪聲存儲器單元的編程以使得有噪聲單元經受附加編程。在一種方法中，在存儲器單元通過第一驗證測試之后，使存儲器單元經受一個或更多個附加驗證測試。如果存儲器單元通過一個或更多個附加驗證測試，則將其視為無噪聲單元。然而，如果存儲器單元未通過一個或更多個附加驗證測試，則將其視為有噪聲單元并且使其經受附加編程。附加編程可以是稱為軟編程的相對較小量的編程，并且意在將Vth增大回高于驗證電平。例如，在將位線電壓升高以減小編程脈沖的編程影響的同時，存儲器單元可以經受一個附加編程脈沖。驗證測試和附加編程例如可以在一個編程輪回中進行。一個附加編程脈沖不增加編程時間，這是因為其用于對未通過第一驗證測試的其他單元進行編程。
[0059]在另一種方法中，驗證測試和附加編程可以在分開的各編程輪回中進行。例如，驗證測試可以在第一編程輪回中進行以在將存儲器單元的Vth朝向最終驗證電平編程時識別有噪聲和無噪聲存儲器單元。使用與每個存儲器單元相關聯的數據鎖存器來存儲指示存儲器單元有噪聲還是無噪聲的數據。隨后，在之后的編程輪回中，讀取數據鎖存器以識別每個存儲器單元的有噪聲或無噪聲狀態，以及例如通過針對有噪聲存儲器單元使驗證測試更嚴格來調節編程。在該方法中，將有噪聲單元編程至比無噪聲單元略微較高的Vth，預防由于噪聲導致的Vth可能隨后降低，以使得即使在Vth出現降低的情況下Vth仍將可能高于標準驗證電平。
[0060]在另一種方法中，控制器可以出于各種目的使用標識有噪聲單元的信息。例如，可以將數據鎖存器設置成使得在編程期間大多數有噪聲單元目標為擦除狀態。在單元處于擦除狀態時，導致單元的Vth降低的所讀取的噪聲不成問題，這是因為其并不降低將該單元與A狀態單元區分開的能力。
[0061]優點包括在編程期間實現較窄Vth分布以及減小或避免由于所讀取的噪聲導致的讀取錯誤。此外，在編程時間和開銷數據需求方面存在很少或不存在額外耗費。
[0062]接下來論述可以使用的示例存儲器系統。通常，可以使用任何類型的非易失性存儲器。具有NAND串的存儲器僅為示例。
[0063]圖1是使用單行/列解碼器和讀/寫電路的非易失性存儲器系統的框圖。該圖示出了根據一個實施方式的具有用于對一頁存儲器單元并行地讀取和編程的讀/寫電路的存儲器設備190。存儲器設備190可以包括一個或更多個存儲器管芯198。存儲器管芯198包括存儲器單元或存儲元件的二維存儲器陣列155、控制電路110以及讀/寫電路165。
[0064]在一些實施方式中，存儲器單元的陣列可以是三維的。存儲器陣列155通過字線經由行解碼器130以及通過位線經由列解碼器160可尋址。讀/寫電路165包括多個感測塊100并且使得能夠對一頁存儲器單元并行地讀取或編程。通常，控制器150與一個或更多個存儲器管芯198包括在同一存儲器設備190(例如，可移除存儲卡)中。命令和數據經由總線120在主機與控制器150之間以及經由線路118在控制器與一個或更多個存儲器管芯198之間傳輸。
[0065]控制電路110與讀/寫電路165配合以對存儲器陣列155執行存儲器操作，并且控制電路110包括狀態機112、片上地址解碼器114以及電力控制模塊116。狀態機112提供對存儲器操作的芯片級控制。片上地址解碼器114提供由主機或存儲器控制器使用的地址與由解碼器130和160使用的硬件地址之間的地址接口。電力控制模塊116控制在存儲器操作期間被供應至字線和位線的電力和電壓。如以下進一步論述的那樣，存儲器113可以存儲用于由狀態機使用的原始寫入數據、經修改的寫入數據以及狀態位。
[0066]可以使用存儲位置115如數據寄存器來存儲將單元標識為有噪聲或無噪聲的數據。
[0067]可以將除存儲器陣列155以外的部件中的一個或更多個部件(單獨地或組合地)視作管理或控制電路。例如，一個或更多個控制電路可以包括下述中的任一項或其組合:控制電路110、狀態機112、解碼器114/160、電力控制模塊116、感測塊100 (包括圖3中的處理器192和管理電路MC0)、讀/寫電路165、控制器150等。結合圖3進一步論述了感測塊100。
[0068]在另一實施方式中，非易失性存儲器系統使用雙行/列解碼器以及讀/寫電路。各個外圍電路訪問存儲器陣列155的相對側，以使得每側的訪問線路和電路的密度降低一半。從而，將行解碼器分成兩個行解碼器，以及將列解碼器分成兩個列解碼器。類似地，將讀/寫電路分成從陣列155的底部連接至位線的讀/寫電路以及從陣列155的頂部連接至位線的讀/寫電路。以這種方式，將讀/寫模塊的密度基本降低一半。
[0069]圖2示出了在圖1的存儲器陣列155中的NAND閃存存儲器單元的塊以及關聯的感測塊SB0、SB1及SB2。存儲器陣列可以包括許多塊。示例塊200包括多個NAND串NSO至NSll以及在塊之間共享的相應的位線例如BLO至BLl I。每個NAND串在一端處連接至漏極選擇柵(S⑶)，并且漏極選擇柵的控制柵經由公共S⑶線連接。每個NAND串在其另一端處連接至源極選擇柵，源極選擇柵又連接至公共源極線220。例如，NSO包括源極側選擇柵晶體管202和漏極側選擇柵晶體管201。存儲器單元的示例集合205包括連接至WL3的存儲器單元210至221。例如，WL3可以是被選中用于編程的選中的字線，上述示例存儲器單元可以是被選中用于編程的選中的存儲器單元。連接至WL3的其他存儲器單元也可以是選中的存儲器單元。64條字線例如WLO至WL63在源極側選擇柵與漏極側選擇柵之間延伸。
[0070]在一種方法中，針對一組NAND串例如四個NAND串提供一個感測塊。例如，SBO與BLO至BL3相關聯，SBl與BL4至BL7相關聯，以及SB2與BL8至BLll相關聯。每個感測塊包括存儲器控制器，例如分別位于SB0、SB1和SB2中的MC0、MC1和MC2。每個感測