一種防止錯鎖的延時鎖相環及方法
【技術領域】
[0001 ] 本發明涉及延時鎖相環(Delay Locked Loop，DLL)技術領域，尤其涉及一種防止錯鎖的延時鎖相環及方法。
【背景技術】
[0002]延時鎖相環(Delay—1ckedLoop，簡稱DLL)技術是在PLL技術上改進得到的，被廣泛應用于時序領域中。它繼承了PLL電路的鎖相技術，但去掉了PLL電路內的振蕩器部分，取而代之的是一根延遲量可控制的延遲線。與PLL相比，DLL沒有抖動累加，更小的鎖定時間，環路濾波器易集成等優點。
[0003 ] DLL采用輸入脈沖和輸出脈沖相位比較的方法，通過延時單元構成的延時鏈，得到特定、精確的延時。在高精度應用中，特定參考時鐘的條件下，通過增加延鏈長度來提高延時的精度。但是，在基本的CMOS工藝中，傳統延時單元的最小延時大于150ps，因此無法達到高精度系統的要求。
[0004]在現有技術中，采用完全相同的兩個延時鏈路徑，通過鎖定兩個路徑的延時差，同時增加延時鏈的長度，可以得到小于10ps的精確延時。但在實際設計中，由于延時鏈過長，延時鏈路初始化時，在電源上電到平穩的過程中延時單元輸出脈沖幅度是一個逐漸增加的過程。該過程隨著延時鏈路中延時單元的數量增加而延長，需要的穩定時間為微秒(us)量級。對于基本的CMOS工藝，當邏輯電平達0.7V時延時單元即可工作。在鏈路初始化時，由于電源上電造成的抖動，延時單元輸出信號的邏輯電平從O逐漸增大是一個隨機的過程。在這個過程中延時單元輸出信號相位與系統基準時鐘相位關系是隨機的。當延時單元輸出信號幅度大于0.7V時，環路鑒相器(Phase Detect，PD)會馬上開始工作，在延時鏈中邏輯電平穩定前無法正確判斷延時單元輸出信號與基準時鐘的相位關系，造成錯鎖現象，將嚴重影響系統精度。此外，在實際應用中，為了提高延時鎖相環的精度，通常需要增加延時單元，由此延長了鏈路穩定所需時間，錯鎖現象的影響更加突出。

【發明內容】

[0005]本發明的目的在于提供一種防止錯鎖的延時鎖相環及方法以解決現有技術中由于延時鏈路過長，導致延時鏈路初始化階段工作脈沖的穩定過程被延長而引起錯鎖現象的問題。
[0006]本發明為了解決上述技術問題，采用的技術方案是:一種防止錯鎖的延時鎖相環，所述延時鎖相環包括:
[0007]上鏈路延時鏈，用于產生上鏈路延時信號；
[0008]下鏈路延時鏈，用于產生下鏈路延時信號；
[0009]錯鎖控制模塊，連接于所述上鏈路延時鏈和所述下鏈路延時鏈，用于根據所述上鏈路延時信號和所述下鏈路延時信號，產生使能信號；
[0010]鑒相器，連接于所述上鏈路延時鏈、所述下鏈路延時鏈和所述錯鎖控制模塊，用于根據所述使能信號，對所述上鏈路延時信號和所述下鏈路延時信號進行比較，并輸出所述上鏈路延時信號和所述下鏈路延時信號之間的相位差；以及
[0011]控制器，連接于所述鑒相器和所述下鏈路延時鏈，根據所述相位差調整所述下鏈路延時鏈的延時。
[0012]優選地，所述錯鎖控制模塊對所述下鏈路延時信號計時，根據計時結果控制所述上鏈路延時信號產生所述使能信號。
[0013]優選地，所述錯鎖控制模塊包括:
[0014]計數單元，用于對所述下鏈路延時信號計時，并產生所述計時結果；
[0015]第一觸發單元，連接于所述計數單元，用于根據所述計時結果產生控制脈沖；以及
[0016]第二觸發單元，連接于所述第一觸發單元，用于根據所述控制脈沖，控制所述上鏈路延時信號產生所述使能信號。
[0017]優選地，所述錯鎖控制模塊還包括連接于所述第一觸發單元和所述第二觸發單元之間的與門，所述下鏈路延時信號接入所述計數單元的時鐘端，所述計數單元的輸出端接入所述第一觸發單元的信號輸入端，所述第一觸發單元的輸出端接入所述與門的輸入端，所述與門的輸出端接入所述第二觸發單元的復位信號端，所述上鏈路延時信號接入所述第二觸發單元的信號輸入端。
[0018]優選地，所述控制器包括電荷栗和連接于所述電荷栗的低通濾波器，所述電荷栗和所述低通濾波器將所述相位差轉換為所述下鏈路延時鏈的控制電壓以調整所述下鏈路延時鏈的延時。
[0019]相應地，本發明還提供一種防止錯鎖的延時鎖相方法，包括以下步驟:
[0020]步驟SI:通過上鏈路延時鏈和下鏈路延時鏈分別產生上鏈路延時信號和下鏈路延時信號；
[0021]步驟S2:根據所述上鏈路延時信號和所述下鏈路延時信號，由錯鎖控制模塊產生控制鑒相器的使能信號；
[0022]步驟S3:根據所述使能信號，由所述鑒相器對所述上鏈路延時信號和所述下鏈路延時信號進行比較，并輸出所述上鏈路延時信號和所述下鏈路延時信號之間的相位差；以及
[0023]步驟S4:根據所述相位差，由控制器調整所述下鏈路延時鏈的延時。
[0024]優選地，所述步驟S2包括:
[0025]步驟S21:所述錯鎖控制模塊對所述下鏈路延時信號計時，并產生所述計時結果；
[0026]步驟S22:根據所述計時結果產生控制脈沖；以及
[0027]步驟S23:根據所述控制脈沖，控制所述上鏈路延時信號產生所述使能信號。
[0028]優選地，所述步驟S3包括:所述控制器將所述相位差轉換為所述下鏈路延時鏈的控制電壓以調整所述下鏈路延時鏈的延時。
[0029]實施本發明實施例，具有如下有益效果:本發明提供的防止錯鎖的延時鎖相環及方法，通過錯鎖控制模塊只對來自下鏈路延時鏈的下鏈路延時信號進行計時，在下鏈路延時信號穩定后，再根據來自上鏈路延時鏈的上鏈路延時信號產生控制鑒相器的使能信號，使鑒相器比較上鏈路延時信號和下鏈路延時信號的相位差，進而再由控制器根據相位差去調整下鏈路延時鏈的延時。通過本發明可以有效判斷延時鏈路信號的穩定狀態，避免了傳統延時鏈路在上電過程中上鏈路延時信號和下鏈路延時信號相位模糊對于鑒相器的影響，有效消除錯鎖現象。
【附圖說明】
[0030]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0031]圖1為本發明一實施例提供的防止錯鎖的延時鎖相環的原理圖。
[0032]圖2為本發明另一實施例提供的防止錯鎖的延時鎖相環的原理圖。
[0033]圖3為本發明一實施例提供的防止錯鎖的延時鎖相環的電路圖。
[0034]圖4為本發明一實施例提供的防止錯鎖的延時鎖相環的錯鎖控制模塊的電路圖。
[0035]圖5為本發明一實施例提供的防止錯鎖的延時鎖相方法的流程圖。
【具體實施方式】
[0036]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0037]圖1為本發明一實施例提供的防止錯鎖的延時鎖相環的原理圖。如圖1所示，防止錯鎖的延時鎖相環包括:
[0038]上鏈路延時鏈110，用于產生上鏈路延時信號；
[0039]下鏈路延時鏈120，用于產生下鏈路延時信號；
[0040]錯鎖控制模塊130，連接于所述上鏈路延時鏈110和所述下鏈路延時鏈120，用于根據所述上鏈路延時信號和所述下鏈路延時信號，產生使能信號；
[0041]鑒相器140，連接于所述上鏈路延時鏈110、所述下鏈路延時鏈120和所述錯鎖控制模塊130，用于根據所述使能信號，對所述上鏈路延時信號和所述下鏈路延時信號進行比較，并輸出所述上鏈路延時信號和所述下鏈路延時信號之間的相位差；以及
[0042]控制器150，連接于所述鑒相器140和所述下鏈路延時鏈120，根據所述相位差調整所述下鏈路延時鏈120的延時。
[0043]進一步地，在本實施例中，所述錯鎖控制模塊對所述下鏈路延時信號計時，根據計時結果控制所述上鏈路延時信號產生所述使能信號。
[0044]在本發明實施例中，通過錯鎖控制模塊只對來自下鏈路延時鏈的下鏈路延時信號進行計時，在下鏈路延時信號穩定后，再根據來自上鏈路延時鏈的上鏈路延時信號產生控制鑒相器的使能信號，使鑒相器比較上鏈路延時信號和下鏈路延時信號的相位差，進而再由控制器根據相位差去調整下鏈路延時鏈的延時