專利名稱：提高計算機存儲器速度和容量的裝置和方法
技術領域：
本發明涉及一種具有提高存儲器訪問速度(或相反地，具有擴大存儲器容量)的計算機系統，具體涉及用電子方法減少存儲器總線和存儲器模塊間電容的系統。
相關現有技術的描述對計算機性能和容量越來越高的要求不斷要求更多個的RAM(隨機存取存儲器)和更快速的RAM存儲器。
限制RAM容量和速度的因素有包含RAM在內的存儲器芯片的結構和裝載有存儲器芯片的印刷電路板之間的相互連接。
由于涉及到當今工業領域通用的集成存儲器的存儲器封裝形式及為了滿足當今工業領域標準的數據總線寬度，存儲器芯片被以簇的形式集成于印刷電路板上。有幾種類型的印刷電路板，如SIMM型、DIMM型、SODIMM型和RIMM型等。為簡要起見，以下用DIMM來代表上述不同類型中任何一種或全部。
DIMM在印刷電路板邊緣具有導電焊盤，被稱作邊緣連接器。當需要插入連接器中時，邊緣連接器被用于電氣連接，也被用來支撐DIMM和集成于DIMM印刷電路板上的存儲器芯片。
連接器通常焊接于主板上，以方便連接從計算機處理器(CPU)或控制器芯片到DIMM存儲器芯片或DRAM(或其它如前所述類型的存儲器芯片)的導電引線。其中有數據線(DATA LINES)、地址線(ADDRESS LINES)和控制線(CONTROL LINES)，它們共同形成計算機的總線系統(BUS SYSTEM)。
DATA LINES是雙向的。它們將CPU或控制器的雙向端子與DIMM上DRAM芯片的雙向端子進行連接。兩連接端子間的任何物理印刷布線都將被一電子元件(驅動器D)所驅動，并被另一電子元件(接收器R)所接收。物理印刷布線充電的速度依賴于幾個因素，其中之一是驅動或激活該印刷布線的電子元件提供所需電荷的能力，另一是被充電印刷布線的全部電容和其它參數。印刷布線上聚積的電荷量由印刷布線的電容所決定。根據物理定律，每條印刷布線都形成一電容，其電容值是印刷布線整個長度的電容和所有連接于該布線的電子元件引腳和電路的電容。
當D(驅動器)的連接器圍繞在BUS(總線)四周以便為特定的系統形成需要的存儲器密度時，每條DATA BUS(數據線)上累積的電容便增大。為了獲得理想的速度性能，在DATA LINES(數據線)被要求重新加電或重新驅動之前，就必須為系統規定與BUS相連的DIMM的數量要受到限制。
目前DIMM的結構是這樣的，即多個DRAM被連接在一起，以便增加存儲器密度。每個DRAM芯片引腳都形成一特定的電容負荷。將所有DRAM芯片連接到一起的印刷線都加到該電容負荷上。系統板設計者指定在DIMM的DATA LINE(數據線)的輸入端TAB所允許測量到的全部電容負荷，并以其作為能被用于BUS上的DIMM數量的限制因素，從而形成預定的存儲器密度。
在運行中，某一時刻僅有一個DIMM被選擇。然而，所選的DIMM的數據線會面臨由在整個總線上存在的所有其它DIMM、連接器、主板印刷線長度以及所有其它因素所造成的整個電容負荷。
然而，單根引線(lead)并不是優良的導體，尤其是在現代計算機以高速運行時。當今存儲器訪問速度是以納秒(10-9秒)計的，對個人計算機而言是以皮秒(10-12秒)計的。
在如此高的速度上，引線的電阻和引線間的電容形成一阻容電路，它使得在連接器和存儲器芯片間反復的脈沖變得惡化，有時達到不可靠的程度。
眾所周知，與電容串聯的電阻將產生延時，其用下式表達Δt=1/(RC)其中，Δt=RC電路產生的時間延遲；R=電阻C=電容此種RC延時的結果就是導致一系列在某些點被嚴格限定的脈沖變得不可測。例如，考慮圖2a所示的理想脈沖。一般情況下，這些完美的直角52、54很容易被測量到，但在高速下卻罕見此種波形。相反，始終存在的電容卻會引起每個脈沖產生一上升時間56和一下降時間58。如圖2c所示，當上升時間60和下降時間62與脈沖寬度64相比變得極端時，脈沖被嚴重變形，且難以測量，可能導致不可接受的測量錯誤。
因此，存儲器能被訪問的速度是引線電容和電阻及其它因素的直接函數。電容的影響尤其麻煩，因為每根電路板線的電容都加到其它電路板線的電容中。電容的這種增加特性也限制了能被置于一塊存儲器板上的存儲器芯片的數量，因為存儲器芯片越多，引線就越多；引線越多，就會引入越多的電容。
至今，在工業領域尚未提供任何方法來將一被選的存儲器模塊從未被選擇的存儲器模塊中隔離出來，進而減少電容負荷和增加速度。在現有技術中尚未發現運用FET開關來完成這種隔離。
如以下將要描述的，本發明借助高速的FET開關將數據引線與邊緣連接器隔離開來，從而解決上述問題。該FET開關位于連接器附近，其有效地消除電路板線電容的附加效應。
根據本發明的一個方面，一電子裝置包括具有絕緣襯底(它具有一個含導電引線的網絡并包含所采用的測量點)的一個或多個印刷電路板、用于附著電子元件的焊盤、一具有與電路板集成的連接端子的梳狀部分(它配置成與連接端口以一種配合結構相嚙合)、及裝于電路板上的眾多電子元件。該電子裝置還提供具有導通/截止狀態的多個開關器件。每個開關器件在導通狀態均為低阻、在截止狀態均為高阻。這些開關器件在電路板上都靠近梳狀部分安裝。此外，在梳狀部分和開關器件之間及在開關器件和電子元件之間連接有多個引線。最后，還具有被將被選中的開關導通和截止的裝置。當與梳狀部分間的連接只對被選中的元件導通時，未被選擇的元件便與梳狀部分隔離開來。
根據本發明的另一方面，印刷電路板進一步包括兩個獨立的安裝表面，還包含在兩個表面安裝有電子元件時，來連接帶有開關裝置的印刷電路板兩面的電子元件的饋通(feed-through)。
根據本發明的另一方面，尋址裝置被用于將被選中的開關導通和截止。
根據本發明的又一方面，梳狀部分傳送包括數據信號和地址信號的信號，其中，數據信號與地址信號完全不同，而地址信號可提供尋址。
根據本發明的又一方面，印刷電路板基本上是矩形的。
根據本發明的又一方面，梳狀部分被配置成與一支撐結構相配合。
根據本發明的又一方面，電子元件包括存儲元件。
根據本發明的又一方面，梳狀部分沿著印刷電路板的一邊緣設置。
根據本發明的又一方面，一CMOS或TTL開關被用作開關元件。
根據本發明的最后一方面，一場效應晶體管(FET)被用作開關元件。
圖2A是無延時的存儲器時序圖；圖2B是微小延時的存儲器時序圖；圖2C是大延時的存儲器時序圖。
圖中所示的電路板可為多層板，亦即，實際上有多個的連接層相連于一體。不同層間的互連及圖示的三塊電路板間的連接是通過饋通、達到每個基板的寬度并與每個層上導電材料相連的透過板的過孔來實現的。圖示的安裝于基板上的芯片通過導電的安裝焊盤進行電氣連接，這些安裝焊盤提供一擴展的導電區域，從而保證計算機芯片引腳與基板上引線間的良好接觸。
盡管

圖1中未示出，為盡可能增大計算機芯片的密度，希望在每塊基板的兩個安裝表面都能安裝這些芯片。很明顯，對于每個基板，不論運用多少層的導電材料，都僅有兩個安裝表面。
圖示的安裝于主板28上的CPU3并不是本發明的一部分。傳送于存儲器板的信號可由控制器芯片而不是CPU所產生。無論何種情況，信號都是通過總線連接到存儲器板。目前，計算機總線由多個的數據線、獨立的地址線和控制線組成。當這些總線被蝕刻于諸如主板或存儲器板之類的印刷電路板上時，就被稱作為引線。圖1中，僅示出單根引線2，它通過手指4從CPU連接到連接器5。僅示出單根引線的目的是為了清楚地表達，實際上存在多個這樣的引線。當邊緣連接器5被插入連接器8時，將會有電子通過引線30從手指4移動到存儲器板10。
仍然參照圖1，一FET(場效應晶體管)開關24被安裝于存儲器板10上，并與各DATA LINE(數據線)串聯地插入。應注意，其它類型的開關也適合于本應用，包括諸如CMOS(互補金屬氧化物半導體)和TTL(晶體管-晶體管邏輯)開關等。無論采用何種技術，開關都應在截止或禁止狀態為高阻、在導通或使能狀態為低阻并且可忽略傳導延時。開關應在雙向上在導通狀態時都只有可忽略的傳導延時，且輸入信號在截止狀態可忽略。
為了表達明確，僅示出單根數據引線22，盡管實際上有許多這樣的引線。為減小從手指6到FET開關24引腳間引線22的距離，開關盡可能靠近邊緣連接器5放置。
圖1中也示出幾個DRAM芯片A、B、E和F。借助于引線42，開關的另外對應引腳連接到與DRAM芯片E和F對應相連的DATALINE的DRAM引腳上。當開關閉合即處于導通狀態時，引線42與引線22為電導通。開關的狀態通過引線40由邏輯譯碼器26所控制。同樣，存在多個開關，它們通過多個引線驅動存儲器芯片的數據引線；CPU或控制器可對每個開關提供一條獨特的使能線。然而，為表達清楚，僅示出單根引線42。
當開關為斷開或為截止狀態時，手指6和引線42間將為高阻連接。事實上，手指6等效于一開路。開關對總線上DATA LINE所呈現的容性負載量將小于10pF(皮法)。在FET開關向著DRAM的一邊的DRAM芯片和布線所呈現的電容負載被完全同數據總線隔離。
另一方面，當開關為使能狀態時，DATA LINE將視開關24到引線42的內部連接及從芯片36到16的連接為附加電容負載。若內部負載為25pF，則被選的存儲器芯片對DATA LINE所呈現的全部負載為30pF，其中包括5pF的附加雜散電容。
作為一例子，現在考慮一應用本發明來測試的包含16個DIMM的典型存儲器系統。若無任何DIMM被選中，則每個DIMM對每根數據線的全部電容為10pF，即全部為160pF。
接下來，假定某個特定的存儲器訪問僅選擇這16個DIMM中的某一個。則未被選中的15個DIMM所呈現的電容負荷將為每個DIMM10pF，即共150pF。另外，單個被選的DIMM將為30pF。因此，對總線的全部電容將為150pF加上30pF，即180pF。
假定每50pF的電容導致1ns(納秒)的延時，則上述電容導致的總延時將為3.6ns。
作為比較，考慮無開關的系統。16個DIMM將呈現16乘30的電容，即480pF。其所產生的延時為9.6ns，幾乎為前者延時的三倍，這證明了本發明的重大改進。
若是使用當前工業領域所通用的每根引線50pF而不是25pF的數字，則上述兩者的差別會更為顯著。用參數CL來代表雜散電容，則應用本發明的計算結果約為205pF+CL，應用標準方法的計算結果約為800pF+CL--雜散電容改進幾乎是5比1。應用當前發明的試驗數據證實了上述數字。
在另一實施例中，控制FET開關的信號(控制信號)是從外部產生并通過邊緣連接器傳送給存儲器板的。該控制信號可由主板上產生，主板為此目的包括了由一控制器芯片所安裝的存儲器模塊。另一實施例包括由位于主板上的中央處理單元(CPU)或控制器產生控制信號。
在另一可選的實施例中，存儲器是主板整體的一部分。因此，本發明中不涉及到獨立的存儲器板或連接器。相反，FET開關是安裝于主板本身的存儲器芯片和總線之間，并與在第一優選實施例中一樣，承擔著將總線與存儲器芯片隔離的功能。
在另一實施例中，FET開關或其它等效裝置包含于存儲器芯片內部，存儲器芯片可能位于存儲器板上，或直接位于主板上。這些FET開關由總線輪流控制，而總線連接到存儲器模塊。
在所有可選的實施例中，除可為前述的FET開關外，開關還可為CMOS或TTL開關。
很明顯，可在本發明領域內作出改進和變更而不脫離本發明附加的權利要求中定義的范圍。
權利要求
1．一種用于增強電子系統性能的方法，該電子系統包括多層印刷電路板、包含與多個連接器電連接的總線的主板，每個電路板進一步包括多個電子元件和其連接端子與所述連接器之一相配合的梳狀部分，所有端子對總線呈現一電容，該電容包括連接于端子的電子元件的電容，所述方法包括配置系統，使得在任何時刻僅有單個電路板需要被訪問；在每個這種電路板上安裝一具有導通狀態和截止狀態，并具有輸入和輸出的開關，其中，輸入通過在導通狀態時的低阻和在截止狀態時的高阻而與輸出相連，該開關安裝于電路板上靠近梳狀部分處；對每個這種電路板在梳狀部分和開關間連接多個導電引線；對每個這種電路板在開關和電子元件之間連接多個導電引線；提供選擇裝置來對每塊電路板的開關進行開或關；及在某一時刻讓需要訪問的單塊電路板導通，而讓其它電路板保持截止，以便保證在任一時刻僅有單塊電路板與總線相連，則每個不連接的電路板對總線呈現的電容將比連接的電路板對總線呈現的電容要小，從而使所有電路板對總線呈現的電容因此而減小。
2．如權利要求1所述的方法，其中的開關是從場效應晶體管開關、互補金屬氧化物半導體開關和晶體管-晶體管邏輯開關所構成的組中選擇的。
3．如權利要求2所述的方法，其中所述電子元件包括存儲器模塊。
4．電子裝置，包括多個印刷電路板，每塊電路板進一步包括具有電容的多個電子元件，和具有連接端子的梳狀部分；一主板；一包含于主板上的總線；與總線電連接的多個連接器，相應電路板的梳狀部分插入相應的連接器中并與之電連接，所有的端子對總線呈現一包括元件電容在內的電容；在每塊這種電路板上靠近梳狀部分安裝的一開關，其具有導通狀態和截止狀態，并具有輸入和輸出，其中，輸入通過在導通狀態時的低阻和在截止狀態時的高阻而與輸出相連；在每個這種電路板上將梳狀部分與開關的輸入進行電連接的多條引線；將開關的輸出與電子元件進行電連接的多個引線；和選擇裝置，將單塊被選擇的電路板的開關同時接通，而保持未選擇的電路板的開關為關斷，以便在任一時刻僅有單塊電路板與總線相連，則每個不連接的電路板對總線呈現的電容比連接的電路板對總線呈現的電容要小，從而使所有電路板對總線呈現的電容因此而減小。
5．如權利要求4所述的裝置，其中每塊電路板進一步包括兩個獨立的安裝表面，進一步包括用所述開關方法將電路板兩面的元件進行連接的過孔，而其中的電子元件是安裝于所述兩個表面上。
6．如權利要求5所述的裝置，其中將選擇開關進行開和關的裝置進一步包括尋址裝置。
7．如權利要求6所述的裝置，其中，梳狀部分傳送的信號包括數據信號和地址信號，其中的數據信號與地址信號完全不同，而其中所述的地址信號包括所述的尋址裝置。
8．如權利要求7所述的裝置，其中的電路板基本上是矩形的。
9．如權利要求8所述的裝置，其中每個梳狀部分配置為與相應的支撐結構相配合。
10．如權利要求9所述的裝置，其中的電子元件包括存儲器器件。
11．如權利要求10所述的裝置，其中的每個梳狀部分沿著電路板的邊緣放置。
12．如權利要求11所述的裝置，其中的開關是從場效應晶體管開關、互補金屬氧化物半導體開關和晶體管-晶體管邏輯開關所構成的組中選擇的。
13．電子裝置，包括一個或多個印刷電路板；多個安裝于每個電路板上的電子元件，每個電子元件都具有電容；總線；位于每塊電路板上的開關，開關具有導通狀態和截止狀態，每個開關都在導通狀態時為低阻和在截止狀態時為高阻；多個在總線和開關間的電連接引線；多個在開關和電子元件間的電連接引線；及在將被選中的開關同時接通而保持未選擇的電路板的開關為關斷的裝置，以便在任一時刻僅有單塊電路板與總線相連，每個不連接的電路板對總線呈現的電容比連接的電路板對總線呈現的電容要小，結果是所有電路板對總線呈現的總電容因此而減小。
14．如權利要求13所述的裝置，其中的電路板進一步包括存儲器板，且其中將被選中的開關接通或關斷的裝置位于存儲器板上。
15．如權利要求14所述的裝置，其中的存儲器板安裝于包含總線的主板上，而其中將被選中的開關接通或關斷的設備位于主板上。
16．如權利要求15所述的裝置，其中的主板進一步包括中央處理單元，而其中將被選中的開關接通或關斷是由中央處理單元所產生的。
17．如權利要求16所述的裝置，其中的主板進一步包括控制器芯片，而其中將被選中的開關接通或關斷是由控制器芯片所產生的。
18．如權利要求13、14、15、16或17所述的裝置，其中的開關是從場效應晶體管開關、互補金屬氧化物半導體開關和晶體管-晶體管邏輯開關所構成的組中所選擇的。
19．如權利要求13所述的裝置，其中電路板進一步包括存儲器板；存儲器板進一步包括存儲器芯片，且其中將被選中的開關接通或關斷的裝置位于存儲器芯片上。
20．如權利要求19所述的裝置，其中的開關是從場效應晶體管開關、互補金屬氧化物半導體開關和晶體管-晶體管邏輯開關所構成的組中所選擇的。
21．電子裝置，包括具有使用導電引線網絡的絕緣襯底的主板，位于主板上、用于附接存儲器元件的焊盤，通過焊盤安裝于主板上的多個存儲器元件；將數據和地址引線與存儲器元件進行電連接的數據總線；具有導通狀態和截止狀態的多個開關器件，每個開關器件在導通狀態時為低阻，在截止狀態時為高阻；將總線和開關器件進行電連接的多個引線；多個將開關器件和存儲器元件進行電氣連接的引線；及將被選中的開關接通或關斷的裝置，以便僅有被選擇的存儲器芯片與總線相連，而未被選擇的存儲器芯片與總線隔離。
22．如權利要求21所述的裝置，其中的開關是從場效應晶體管開關、互補金屬氧化物半導體開關和晶體管-晶體管邏輯開關所構成的組中所選擇的。
全文摘要
一種用于增強電子系統性能的方法和設備,其采用一組電子開關(24)以將計算機數據總線與存儲器芯片(16、32、34、36)隔開。該設備包括一個或多個帶有蝕刻引線(30,42)、平地和饋通的多面存儲器板(10、12、14)。存儲器芯片可安裝在每塊板的作一側或兩側上。存儲器板與主板之間通過包含與主板(28)上的連接器(8)配合的手指(6)或邊緣連接器的裝置連接。計算機總線的數據線和地址線彼此不同,并通過邊緣連接器(8)連接到存儲器板。在梳狀部分(5)附近設置有一組CMOS TTL或FET開關(24),并且它們通過地址、控制或數據總線的譯碼組合、或者由主板(28)上的CPU(3)、控制器或其它譯碼裝置提供的不同的使能線來接通和關斷。結果,只有實際需要用于存儲器訪問的存儲器芯片被接通,以便其它的存儲器芯片與數據總線(2)隔離。由于這種隔離,數據總線不會遇到未切入的元件的電容,導致總電容降低和更高速的內部存儲器訪問。
文檔編號H05K1/00GK1306735SQ99807738
公開日2001年8月1日 申請日期1999年6月22日 優先權日1998年6月26日
發明者克里斯·卡拉巴茨奧斯 申請人:克里斯·卡拉巴茨奧斯