元4。
[0034]如圖8所示，所述DDR緩存單元301由芯片U8組成，其芯片型號為K4B2G0846C ;其主要功能是FPGA數據處理單元302的數據進行緩存，其第K3、L7 (DD3_A〈0..14?管腳與FPGA數據處理單元302連接。
[0035]如圖9所示，所述以太網調試接口 303由芯片Ul組成，其芯片型號為88E1111_117TFBGA，其作為FPGA數據處理單元303對外的調試接口。
[0036]所述FPGA數據處理單元302由芯片D4組成，其芯片型號為EP2AGX65DF29I3N ;用于對采樣數據進行FFT變換，提取相應頻點的頻域數據，通過ADC接口第B15、C16…(ADC_DA12…00)完成與ADC采樣單元2之間的數據采樣傳輸；并對相應的數據通過其PCIE接口第 AH23、AG23、AF24、AE24(PCIE_TX1_N, PCIE_TX1_P, PCIE_RX1_N, PCIE_RX1_P)發給 CPU 單元4進行處理；以及其第J22、K22、K24、H22 (ASDO、DATAO、DCLK、NCS0)作為其AS啟動加載接口 ；以及第 L24、H24、L23、J23 (FPGA_TCLK、TD1、TDO、TMS)管腳的 JTAG 接口作為 FPGA 在線調試接口，并與CPU單元4之間通過IFC接口第C4、D4、....(IFC_AD<23..0?管腳交換一些控制指令，如頻點配置、VGA增益控制等信息。
[0037]如圖10所示，所述CPU單元4包括CPU處理器單元401、PHY單元402、SATA硬盤單元403、IFC總線接口單元404、DDR緩存單元405、EPLD接口擴展單元406 ;所述CPU處理器單元401與FPGA單元3的以太網調試接口 303連接，所述CPU處理器單元401分別與PHY單元402、SATA硬盤單元403、IFC總線接口單元404、DDR緩存單元405、EPLD接口擴展單元406連接。
[0038]所述CPU單元4由CPU處理器單元401、PHY單元402、SATA硬盤單元403、IFC總線接口單元404、DDR緩存單元405、EPLD接口擴展單元406組成；所述CPU處理器單元401用于進行數據的存儲和發送，具體通過PCIE接口接收來自FPGA的采樣信號，并將數據暫存在SATA硬盤中，并將數據打包通過PHY單元402接口發送到上位機，所述數據包通過有線網絡或者3G路由器走VPN通道進行發送；其中IFC總線接口單元404主要起到和FPGA單元3交互一些控制和狀態信息；DDR緩存單元405主要起到對CPU的處理數據啟動緩沖作用。
[0039]所述CPU處理器單元401由芯片D7組成，其型號為P1010XTENCDR ;通過PCIE接口第 Y10、AA10..(PCIE_TX1_P、PCIE_TX1_N、PCIE_RX1_P、PCIE_RX1_N)與 FPGA 單元 3 連接；通過SGMII以太網接口第AR15、Y14…(SGMII3、SGMII2)與以太網接口單元連接；通過IFC接口第P21、R22...(IFC〈0..15?管腳與IFC總線接口單元404連接;通過通過相應的DDR接口第K4、M3…(DDR3_D1<0..31?與DDR緩存單元405連接；通過IFC控制器、UART接口、SPI接口第……管腳與EPLD接口擴展單元406連接。
[0040]如圖11所示，所述？冊單元402由況和服組成，其型號都是￥50822以冊，通過第K9、KlO- (SGMII2 SGMI13)與CPU處理器單元401連接，主要將網絡層的SGMII信號轉換為物理層信號輸出。SATA硬盤單元403主要由SATA硬盤組成，通過通用接口跟CPU處理器單元401連接，主要是對數據進行緩存。
[0041]如圖12所示，所述IFC總線接口單元404由芯片Ull、U14、U17組成，其中Ull的型號為 74ALVT16373，U14 的型號為 SN74CBT16211DGGR, U17 的型號為 JS28F256M29EVL。Ull通過第26、27…和第37、38…管腳(IFC_AD〈0...15?，U14通過第11、13….管腳(IFC_AD〈16..23?，U17通過第35,37- (IFC_AD〈15..0?，分別CPU處理器單元401連接，用于對總線進行分發復用和啟動加載。另外Ull通過第2、3....(IFC_ADDR〈0..15?,以及U14的第45、43…管腳(IFC_ADDR〈16..23?，分別和芯片U17相連。
[0042]如圖13所示，所述DDR緩存單元405由芯片U10、U12、U26、U18組成，其型號都是 K4B2G0846C，UlO 通過第 K3、L7…管腳(DDR3_A〈0..14?,第 B3、C7…管腳(DDR3_DQ〈0...7?、第J2、K8、J3管腳(DDR3_BA0、BA1、BA2,)(等等UlO芯片周圍的管腳，以及其與的三個芯片與CPU的DDR接口相連，4個DDR芯片有公用的管腳如DDR3_A，以及各自的管腳如DDR3_DQS0...3等分別與CPU處理器單元401連接。
[0043]如圖14所示，所述EPLD接口擴展單元406，其主要由芯片D6構成，芯片型號為LCMX01200C-3FTN256C。通過第 B3、D6...(IFC_AD<24..0? 管腳，第 A13、D13、E13、F15 管腳(SPI_CLK、SPI_MISO、SPI_CS0_N、SPI_MOSI)跟 CPU 處理器單元 401 連接，起到將 IFC 總線進行解析，以及將SPI接口擴展成多個SPI接口。
[0044]以上所述，僅為本實用新型的較佳實施例而已，并非用于限定本實用新型的保護范圍。
【主權項】
1.一種用于短波定位的數據流處理電路，其特征在于，該電路包括依次連接的射頻單元(I)、ADC采樣單元⑵、FPGA單元(3)、CPU單元⑷，所述射頻單元(I)的輸入端與短波天線的輸出端連接； 所述射頻單元(I)包括帶通濾波器(101)、LNA低噪放大器(102)、AGC自動增益放大器(103)、ADC匹配電路(104);來自短波天線的射頻信號接入到帶通濾波器(101)，經過帶通濾波后的信號接入到LNA帶噪聲(102)進行信號放大處理，所述AGC自動增益放大器(103)對來自LNA低噪放大器(102)的信號進行進一步的調整放大，然后輸入給ADC匹配電路(104)進行阻抗轉換以及抗混疊濾波后輸出給ADC采樣單元(2); 所述FPGA單元(3)包括DDR緩存單元(301)、FPGA數據處理單元(302)、以太網調試接口(303)，所述DDR緩存單元(301)與FPGA數據處理單元(302)連接，所述FPGA數據處理單元(302)與以太網調試接口(303)連接；所述以太網調試接口(303)與CPU單元(4)之間通過IFC總線接口單元(404)連接； 所述CPU單元(4)包括CPU處理器單元(401)、PHY單元(402) ,SATA硬盤單元(403)、IFC總線接口單元(404)、DDR緩存單元(405)、EPLD接口擴展單元(406);所述CPU處理器單元(401)與FPGA單元(3)的以太網調試接口(303)連接，所述CPU處理器單元(401)分別與PHY單元(402) ,SATA硬盤單元(403)、IFC總線接口單元(404)、DDR緩存單元(405)、EPLD接口擴展單元(406)連接。2.根據權利要求1所述的用于短波定位的數據流處理電路，其特征在于:ADC采樣單元(2)由芯片U16構成，所述U16的芯片型號為AD9642BCPZ，所述U16芯片的第29、30管腳接入來自射頻單元(I)的信號，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管腳輸出的數字差分信號輸出給FPGA單元(3)。
【專利摘要】本實用新型公開了一種用于短波定位的數據流處理電路，該電路包括依次連接的射頻單元、ADC采樣單元、FPGA單元、CPU單元，所述射頻單元的輸入端與短波天線的輸出端連接。本實用新型通過對信號的直接射頻低通采樣，可以簡化射頻前端模擬電路，降低成本；也可以將大部分信號的處理在數字域，降低模擬域影響，提高性能。
【IPC分類】H04B1/00, H04L25/03, H04B1/40
【公開號】CN204721351
【申請號】CN201520238960
【發明人】王梓宇, 楊文麗, 簡晨
【申請人】國家無線電監測中心陜西監測站
【公開日】2015年10月21日
【申請日】2015年4月20日