用于短波定位的數據流處理電路的制作方法
【技術領域】
[0001]本發明屬于短波定位技術領域，具體涉及一種用于短波定位的數據流處理電路。
【背景技術】
[0002]無線電監測是為達到測定無線電臺是否按照規定的程序和核定的項目工作，查找無線電干擾源和非法信號源，測量無線電頻譜的占用情況，利用無線電監測設備和相關軟件對無線電信號實施監聽、參數測量和特征識別、目標定位、電磁環境測試等。其中，對無線電干擾和不明信號源的定位是無線電監測的核心功能之一。目前的短波領域，定位設備體積龐大，天線場占地廣，并且多采用傳統的模擬接收機，采用多級混頻體制，容易造成本振泄露，存在IQ通道不平衡，信噪比下降，濾波器存在通帶紋波和非線性的問題；并且系統連接復雜，操作維護困難；并且對于設備和天線的一致性要求比較高；傳統的監測手段不能夠滿足當前的對于設備小型化、方便靈活和高精度的定位需求。并且傳統的數據通道ADC數據采樣速率較低，數據沒有暫存機制，傳輸中斷即丟失，無法保證數據的聯系性和有效性。并且對于ADC采樣的數字信號多采用數字濾波芯片和數字下變頻器，無法實現的信號處理的靈活性。

【發明內容】

[0003]有鑒于此，本發明的主要目的在于提供一種用于短波定位的數據流處理電路。
[0004]為達到上述目的，本發明的技術方案是這樣實現的:
[0005]本發明實施例提供一種用于短波定位的數據流處理電路，該電路包括依次連接的射頻單元、ADC采樣單元、FPGA單元、CPU單元，所述射頻單元的輸入端與短波天線的輸出端連接。
[0006]上述方案中，所述射頻單元包括帶通濾波器、LNA低噪放、AGC自動增益放大器、ADC匹配電路；來自短波天線的射頻信號接入到帶通濾波器，經過帶通濾波后的信號接入到LNA帶噪聲進行信號放大處理，所述AGC自動增益放大器對來自LNA低噪放的信號進行進一步的調整放大，然后輸入給ADC匹配電路進行阻抗轉換以及抗混疊濾波后輸出給ADC采樣單元。
[0007]上述方案中，ADC采樣單元由芯片U16構成，所述U16的芯片型號為AD9642BCPZ，所述U16芯片的第29、30管腳接入來自射頻單元的信號，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管腳輸出的數字差分信號輸出給FPGA單元。
[0008]上述方案中，所述FPGA單元包括DDR緩存單元、FPGA數據處理單元、太網調試接口，所述DDR緩存單元與FPGA數據處理單元連接，所述FPGA數據處理單元與以太網調試接口連接；所述以太網調試接口與CPU單元之間通過IFC接口連接。
[0009]上述方案中，所述CPU單元包括CPU處理器單元、PHY單元、SATA硬盤單元、IFC單元、DDR緩存單元、EPLD接口擴展單元；所述CPU處理器單元與FPGA單元的以太網調試接口連接，所述CPU處理器單元分別與PHY單元、SATA硬盤單元、IFC單元、DDR緩存單元、EPLD接口擴展單元連接。
[0010]與現有技術相比，本發明的有益效果:
[0011]本發明通過對信號的直接射頻低通采樣，可以簡化射頻前端模擬電路，降低成本；也可以將大部分信號的處理在數字域，降低模擬域影響，提高性能。高速多位寬ADC器件為系統的帶內數據采集、動態范圍、靈敏度提升提供了保證；FPGA提供了靈活的可編程的帶內數字信號的處理硬件平臺，通過相應的數字信號處理算法和硬件設計技術，可以方便的實現數字信號的濾波和下變頻處理，從而得到所需要的基帶數據；并且數據傳輸部分采用PCIE接口和FPGA進行數據交互，保證了數據的傳輸速率，采用CPU進行數據暫存和轉發機制，保證數據的連續性和有效性。
【附圖說明】
[0012]圖1為本發明實施例提供的一種用于短波定位的數據流處理電路的連接示意圖；
[0013]圖2為本發明中的射頻單元的連接示意圖；
[0014]圖3為本發明中射頻單元的帶通濾波器和LNA低噪放大器的電路圖；
[0015]圖4為本發明中射頻單元的AGC自動增益放大器的電路圖；
[0016]圖5為本發明中射頻單元的ADC匹配電路的電路圖；
[0017]圖6為本發明中的ADC采樣單元的電路圖；
[0018]圖7為本發明中FPGA單元的連接示意圖；
[0019]圖8為本發明中FPGA單元的DDR緩存單元的電路圖；
[0020]圖9為本發明中FPGA單元的太網調試接口的電路圖；
[0021]圖10為本發明中CPU單元的連接示意圖；
[0022]圖11為本發明中CPU單元的PHY單元402的電路圖；
[0023]圖12為本發明中CPU單元的IFC單元404的電路圖；
[0024]圖13為本發明中CPU單元的DDR緩存單元的電路圖；
[0025]圖14為本發明中CPU單元的EPLD接口擴展單元的電路圖。
【具體實施方式】
[0026]下面結合附圖和【具體實施方式】對本發明進行詳細說明。
[0027]本發明實施例提供一種用于短波定位的數據流處理電路，如圖1所示，該電路包括依次連接的射頻單元1、ADC采樣單元2、FPGA單元3、CPU單元4，所述射頻單元I的輸入端與短波天線的輸出端連接。
[0028]如圖2所示，所述射頻單元I包括帶通濾波器101、LNA低噪放大器102、AGC自動增益放大器103、ADC匹配電路104 ;來自短波天線的射頻信號接入到帶通濾波器101，經過帶通濾波后的信號接入到LNA帶噪聲102進行信號放大處理，所述AGC自動增益放大器103對來自LNA低噪放102的信號進行進一步的調整放大，然后輸入給ADC匹配電路104進行阻抗轉換以及抗混疊濾波后輸出給ADC采樣單元2。
[0029]如圖3?5所示，所述帶通濾波器101由芯片U7組成，所述U7的型號是BPF-E15，所述U7的第18腳接入來自短波天線的射頻信號，第9腳將濾波后的射頻信號輸出給LNA低噪放102 ;所述LNA低噪放102由芯片D2構成，其芯片型號是ADC8432，所述D2的第I管腳接入來自所述U7的信號，其第17和第22管腳輸出經過放大的差分射頻信號給VGA自動增益放大器103 ;所述VGA自動增益放大器103由芯片Dll構成，其芯片型號是AD8370ARE，所述Dll的第I和第16管腳接收來自LNA低噪放102的差分射頻信號，并將經過增益放大的射頻信號通過第8和第9管腳輸出給ADC匹配電路104 ;所述ADC匹配電路104用于進行阻抗匹配和抗混疊濾波，通過管腳VGA1_0UT-和VGA1_0UT+接收來自VGA自動增益放大器103的信號，同時將信號RX1_ADCIN-和RX1_ADCIN+輸出給ADC采用2。
[0030]如圖6所示，所述ADC采樣單元2用于對相應的射頻模擬信號進行數字采樣，轉換為高速率的數字信號，傳輸到FPGA單元3 ;所述ADC采樣單元2由芯片U16構成，所述U16的芯片型號為AD9642BCPZ，所述U16芯片的第29、30管腳接入來自射頻單元I的信號，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管腳輸出的數字差分信號輸出給FPGA單元3。
[0031]所述的ADC采樣單元2，相應的短波頻率范圍為2MHz30MHz，信號帶寬為1KHz，根據奈奎斯特采樣定理和帶通采樣定理，以及相應的動態范圍要求，選取125MHz的采樣速率；由于輸入信號的動態范圍為70dBm，根據公式SNR = 6.02*N+1.76(1)，并考慮一定噪聲系數和動態裕量，選擇14位的ADC ;并且鑒于采樣帶寬接近于30MHz，根據奈奎斯特第一采樣定律，為了提供數字部分的處理增益、降低量化噪聲、減輕抗混疊濾波器的復雜度、加大有用信號頻譜和其它可混疊信號之間的距離，對信號采用過采樣，選擇125MHz作為ADC的采樣頻率。
[0032]如圖7所示，所述FPGA單元3包括DDR緩存單元301、FPGA數據處理單元302、太網調試接口 303，所述DDR緩存單元301與FPGA數據處理單元302連接，所述FPGA數據處理單元302與以太網調試接口 303連接；所述以太網調試接口 303與CPU單元4之間通過IFC接口連接。
[0033]所述FPGA單元3通過接收來自ADC的數字信號進行特征提取，濾出相應頻段的數據，并對其進行下變頻處理，從而得到IQ基帶數據，通過PCIE接口將數據傳輸給CPU單元4。
[0034]如圖8所示，所述DDR緩存單元301由芯片U8組成，其芯片型號為K4B2G0846C ;其主要功能是FPGA數據處理單元302的