照度環境下物體的圖像，在驅動信號作用下產生光生電荷包圖像數據，經傳感器芯片雙路輸出放大器與倍增寄存器放大后輸出模擬圖像數據送入低通濾波單元24進行低通濾波與低噪聲放大；電子倍增CCD傳感器芯片21的驅動時序由FPGA控制單元23控制時鐘驅動單元22產生，輸出為2路模擬信號。經調理后的兩路模擬圖像數據信號經高速A/D轉換單元25進行采樣與模數轉換后，送入FPGA控制單元23進行緩存；所述的FPGA控制單元23用于產生電子倍增CCD傳感器芯片21的驅動脈沖信號、高速A/D轉換單元25的時序信號與控制信號、緩存電子倍增CCD傳感器芯片21的高速圖像數據、讀取上位機接口單元27數據并做相應控制、產生CameraLink接口單元28的控制信號并將FPGA控制單元23中的緩存的圖像數據通過CameraLink接口傳輸至計算機3中進行圖像顯示；所述時鐘驅動單元22用于將FPGA控制單元23產生的驅動脈沖控制信號轉換成電子倍增CCD傳感器芯片21工作所需的驅動信號；所述的低通濾波單元24用于對電子倍增CCD傳感器芯片21輸出信號進行低通濾波與無損放大；所述高速A/D轉換單元25用于將低通濾波單元24輸出的信號進行相關雙采樣與模數轉換，高速A/D轉換單元25將接收低通濾波單元24傳輸來的低噪聲模擬信號，經過暗電平鉗位，程控放大，相關雙采樣后，進行模數轉換，最終將數字信號傳輸到FPGA控制單元23。所述的CameraLink接口單元28用于電子倍增(XD相機2與計算機3相連接，往計算機3中輸送圖像數據；所述的上位機接口單元27用于計算機3向FPGA控制單元23發送指令；所述的計算機3為電子倍增(XD相機2提供CameraLink采集卡以及顯示圖像，即把圖像數據傳輸至計算機3，計算機3通過CameraLink接口采集并顯示圖像數據。
[0020]本發明的FPGA控制單元23控制整個成像系統的工作，為各個芯片產生驅動信號，接收高速A/D轉換單元25的模數轉換芯片輸出的高速圖像信號緩存后按照CameraLink接口協議將緩存中的圖像數據送至計算機3顯示。FPGA控制單元23通過VHDL語言程，實現對像素速率、積分時間、倍增增益、輸出通道選擇、模數轉換增益和暗電平參考值的獨立控制，即在編程時，上位機接口單元27采用RS232協議進行數據傳輸，該指令信號傳輸時，每次傳輸8bits，每4byte組成一組指令代碼，指令高八位作為指令標志位，確定指令對應操作項目，低24位作為指令內容位，確定指令的具體執行內容。FPGA控制單元23的控制程序接收指令后，通過修改主時鐘頻率以控制像素速率，通過修改一幀圖像數據傳輸后的延遲時間控制積分時間，通過修改倍增時鐘的供電電壓控制倍增增益，通過修改高速A/D轉換單元25的寄存器值控制輸出通道，模數轉換增益以及暗電平參考值，以實現對各項參數的控制。
[0021]本發明的時鐘驅動單元22由EL7457轉移時鐘驅動電路和倍增時鐘驅動電路構成，分別與FPGA控制單元23連接。該倍增時鐘驅動電路由74HC245和ZVN2106組成，該倍增時鐘驅動電路構造如下:FPGA控制單元23輸出的數字控制信號輸入倍增時鐘驅動電路，輸入信號與74HC245的2、3管腳相連，74HC245的1管腳與電源V2的正極1管腳相連，確定導通方向，電源V2的負極2管腳接地，74HC245的17、18管腳與場效應管Q1的1管腳相連，場效應管Q1的3管腳接地，場效應管Q1的2管腳與變壓器線圈T1的1管腳相連，變壓器線圈T1初級2管腳與電源VI的1管腳相連，電源VI的2管腳接地，電容C3的2管腳與電源VI的1管腳相連，電容C3的1管腳接地；變壓器線圈T1次級的4管腳與電阻R1的1管腳、電阻R2的1管腳相連，電阻R1的2管腳與電感L1的1管腳相連，電感L1的2管腳接地；電阻R2的2管腳與電容C1的1管腳相連，電容C1的2管腳接地；變壓器線圈T1的3管腳與電容C2的1管腳相連，電容C2的2管腳與二極管D1的1管腳相連，二極管D2的2管腳與電源V3的正極1管腳相連，電源V3負極2管腳接地；電容C2的2管腳輸出信號作為倍增時鐘驅動信號輸出到電子倍增CCD傳感器芯片21，供芯片工作使用。
[0022]所述的系統供電單元26為整個系統的各個芯片提供穩定的電壓，是系統的基礎，采用DC-DC和LD0相結合的方式供電。將15V與±5V電壓通過電子倍增C⑶相機2上的電源接口將電源輸入電子倍增C⑶相機，首先通過磁珠將+5V電壓分為模擬+5V和數字+5V，+15V與-5V電壓作為模擬電壓為系統供電。數字+5V經DC-DC電源芯片LTC3546轉換成+3V3D供FPGA控制單元23、CameraLink接口單元28、上位機接口單元27、高速A/D轉換單元25使用；數字+5V經DC-DC電源芯片LTC3546轉換成+1V?供FPGA控制單元23使用；模擬+15V經LDO電源芯片LT1963轉換為+12V與+10V供時鐘驅動單元22使用，模擬土 5V經磁珠隔離后直接供低通濾波單元24使用；模擬+5V經DC-DC電源模塊PTH08080W與數字電位器組合轉換為+3V上下可調電壓供時鐘驅動單元22使用，控制倍增時鐘信號幅度。模擬+5V經DC-DC電源芯片LTC3872轉換為+28V經電阻分壓后供電子倍增(XD傳感器芯片21使用。
[0023]低通濾波單元24結構采用壓控有源二階低通濾波，結構如圖3所示。連接時，電子倍增CCD傳感器芯片21輸出的模擬信號作為源信號輸入低通濾波單元24，輸入端與電阻R1的1管腳相連，R1的2管腳分別與電阻R2的1管腳及電容C1的1管腳相連，電阻R2的2管腳與運算放大器LMH6715同向輸入端2管腳相連，電容C1的2管腳與運算放大器LMH6715的輸出端1管腳相連電容C2的1管腳與電阻R2的2管腳相連，電容C2的2管腳接地，電阻R3的1管腳接地，電阻R3的2管腳與運算放大器LMH6715的反向輸入端3管腳相連，電阻R4的1管腳與電阻R3的2管腳相連，電阻R4的2管腳與運算放大器LMH6715的輸出端1管腳相連，供電電源-5V與運算放大器LMH6715的4管腳相連，+5V與運算放大器LMH6715的8管腳相連。信號從運算放大器LMH6715的1管腳輸出，并將數據隔直后傳入高速A/D轉換單元25，完成信號輸出阻抗轉換與低通濾波功能。
[0024]CameraLink接口單元28采用Base模式進行數據傳輸，由1片電平轉換芯片DS90CR287和兩片Camera Link控制芯片DS90LV048A、DS90LV019組成，它以差分雙絞線進行傳輸，能夠抑制共模噪聲，抗干擾能力強，在85M時鐘下可以達到2.0Gbps的傳輸率，是現階段通用的圖像傳輸接口。
[0025]上位機接口單元27主要用于配置探測器參數，上位機接口單元27采用RS232協議進行數據傳輸，配以上位機軟件，轉換芯片選擇MAX3232芯片。指令信號傳輸時，每次傳輸8bits，每4byte組成一組指令代碼，指令高八位作為指令標志位，確定指令對應操作項目，低24位作為指令內容位，確定指令的具體執行內容。通過串口指令，可方便控制探測器像素速率，積分時間，倍增增益，輸出通道選擇，模數轉換增益、暗電平參考值等參數。
[0026]計算機3主要用于圖像數據的采集和顯示，Camera Link采集卡裝在計算機3PXI背板插槽上，配合相應軟件，能實時顯示圖像數據的幀頻、分辨率等信息，還能存儲圖像或視頻序列到電腦上。
[0027]本發明在上述多參數可控電子倍增CCD成像系統的基礎上實現成像方法，即鏡頭1獲取低照度光學圖像，計算機3通過上位機接口單元27向FPGA控制單元23發送控制指令，包含像素速率、積分時間、倍增增益、輸出通道選擇、模數轉換增益和暗電平參考值的控制指令與開始指令，FPGA控制單元23接收指令后解碼并開始產生電子倍增CCD傳感器芯片21工作所需控制信號，所述時鐘驅動單元22用于將FPGA控制單元23產生的驅動脈沖控制信號轉換成電子倍增CCD傳感器芯片21工作所需的驅動信號，該電子倍增CCD傳感器芯片21接收驅動信號后產生光生電荷包圖像數據，經電子倍增C⑶傳感器芯片21輸出的雙路模擬圖像數據送入低通濾波單元24進行低通濾波與低噪聲放大；經調理后的兩路模擬圖像數據信號經高速A/D轉換單元25進行采樣與模數轉換后，送入FPGA控制單元23進行緩存，FPGA控制單元23將緩存數據依次讀出并送至CameraLink接口單元28，最后計算機3接收圖像數據并顯示。
【主權項】
1.一種電子倍增CCD相機，其特征在于包括電子倍增CCD傳感器芯片(21)、時鐘驅動單元(22)、FPGA控制單元(23)、低通濾波單元(24)、高速A/D轉換單元(25)、系統供電單元(26)、上位機接口單元(27)和CameraLink接口單元(28)，所述系統供電單元(26)分別與電子倍增C⑶傳感器芯片(21)、時鐘驅動單元(22)、低通濾波單元(24)、FPGA控制單元(23)、高速A/D轉換單元(25)、上位機接口單元(27)和CameraLink接口單元(28)連接，并提供穩定電壓；FPGA控制單元(23)分別與時鐘驅動單元(22)、高速A/D轉換單元(25)、CameraLink接口單元(28)和上位機接口單元(27)連接；電子倍增C⑶傳感器芯片(21)分別與系統供電單元(26)、時鐘驅動單元(22)、鏡頭(I)、低通濾波單元(