專利名稱：一種低頻信號傳輸電路的制作方法
技術領域：
本實用新型屬于信號傳輸領域，尤其涉及一種低頻信號傳輸電路。
背景技術：
信號傳輸技術廣泛應用于音視頻監控、音視頻傳輸、電腦主機延伸器等電子產品 中。這些產品有一個共同特點，即以傳輸高頻信號(如視頻信號)為主，同時，也傳輸低頻 信號(例如，音頻、電腦鼠標信號、鍵盤擊鍵信號、控制監控攝像頭旋轉的信號等)。應用于信號傳輸驅動級的集成電路(驅動IC)，可分為兩種一種同時具有高頻信 號輸入端口和低頻信號輸入端口，另一種僅具有高頻信號輸入端口。對于僅具有高頻信號 輸入端口的驅動IC，現有技術在傳輸高頻信號時，無法同時傳輸低頻信號。

實用新型內容本實用新型的目的在于提供一種低頻信號傳輸電路，旨在解決當采用僅具有高頻 輸入端口的IC時，利用現有技術在傳輸高頻信號時，無法同時傳輸低頻信號的問題。本實用新型是這樣實現的，一種低頻信號傳輸電路，所述低頻信號傳輸電路包括 信號發送端、傳輸信道、信號接收端，所述信號發送端包括低頻信號嵌入模塊，與所述低頻信號嵌入模塊的輸出端相 連的發送芯片，與所述發送芯片的輸出端相連的發送模塊，所述低頻信號嵌入模塊將低頻信號嵌入到高頻信號中，所述發送芯片對數據進行 并串轉換，所述發送模塊通過傳輸信道發送出去；所述信號接收端包括接收模塊，與所述接收模塊輸出端相連的接收芯片，與接收 芯片輸出端相連的低頻信號提取模塊，所述接收模塊通過傳輸信道接收到發送端發出的高頻信號，所述接收芯片對高頻 信號進行串并轉換，所述低頻信號提取模塊從所述高頻信號中提取低頻信號。進一步地，所述低頻信號嵌入模塊包括串進并出移位寄存器，與所述串進并出移 位寄存器的輸出端相連的第一 FIFO存儲器，以及與所述第一 FIFO存儲器的輸出端相連的 數據切換與讀FIFO控制電路。進一步地，所述串進并出移位寄存器、第一 FIFO存儲器、數據切換與讀FIFO控制 電路通過同一可編程器件實現。進一步地，所述可編程器件為FPGA或者CPLD或者DSP。進一步地，所述低頻信號提取模塊包括寫FIFO控制電路、與所述FIFO控制電路 的輸出端相連的第二 FIFO存儲器，分別與所述第二 FIFO存儲器輸出端相連的讀FIFO控制 電路、并進串出移位寄存器。進一步地，所述寫FIFO控制電路、第二 FIFO存儲器、讀FIFO控制電路、并進串出 移位寄存器通過同一可編程器件實現。進一步地，所述可編程器件為FPGA或者CPLD或者DSP。[0016]進一步地，所述傳輸信道為同軸電纜或者網線或者光纖。在本實用新型中，通過將低頻信號嵌入到高頻信號中，從而實現高頻信號、低頻信 號同時傳輸，從而解決當采用僅具有高頻輸入端口的IC時，利用現有技術在傳輸高頻信號 時，無法同時傳輸低頻信號的問題。

圖1是本實用新型提供的低頻信號傳輸電路的結構示意圖；圖2是本實用新型提供的一次TX_EN有效期間，發送1024個數據的工作時序圖；圖3是本實用新型提供的一次RXD_EN有效期間，接收1024個數據的工作時序圖；圖4是本實用新型提供的嵌入低頻信號時的工作時序圖；圖5是本實用新型提供的低頻信號嵌入模塊的結構示意圖；圖6是本實用新型提供的低頻信號提取模塊的結構示意圖。
具體實施方式
為了使本實用新型的目的、技術方案及優點更加清楚明白，
以下結合附圖及實施 例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋 本實用新型，并不用于限定本實用新型。圖1示出了本實用新型提供的低頻信號傳輸電路的結構，該低頻信號傳輸電路包 括信號發送端、傳輸信道、信號接收端。該信號發送端包括低頻信號嵌入模塊11、發送芯 片12、發送模塊13 ；該信號接收端包括接收模塊14、接收芯片15、以及低頻信號提取模塊 16。在本實用新型中，發送芯片12為僅具有高頻信號輸入端口的IC。該發送芯片12為“并進串出”結構，至少包含并行數據輸入引腳TXD [7 0] (Sbit) 或TXD[15:0] (16bit)、發送時鐘信號TX_CLK、發送使能信號TX_EN以及串行數據輸出引腳 DOUT0該接收芯片14為“串進并出，，結構，至少包含串行數據輸入引腳DIN、恢復的并行 數據輸出引腳RXD[7:0] (Sbit)或RXD[15:0] (16bit)、恢復數據有效信號RXD_EN以及恢復 時鐘信號RX_CLK，如果接收無錯誤，當RXD_EN為高電平時RXD為有效數據。在發送端發送高頻信號時，設發送端在一次TX_EN有效期間，發送1024個數據，其 工作時序圖如圖2所示。發送的數據量由TX_EN邏輯高電平包含TX_CLK時鐘數決定，如 TX_EN高電平有1024個TX_CLK時鐘，則發送1024個數據，發送數據量有一個范圍，在最小 發送量和最大發送量之間。接收無誤時，接收端在一次RXD_EN有效期間，能夠接收1024個 數據，其工作時序圖如圖3所示。為了能發送、接收低頻信號，本實用新型主要是利用低頻信號嵌入模塊11將低頻 信號嵌入到高頻信號，即在有效發送的前部，預留小數量字節數(用N表示)來發送低頻信 號，相應地，在接收端利用低頻信號提取模塊16解析出低頻信號，其工作時序如圖4所示。低頻信號嵌入模塊11將低頻信號嵌入到高頻信號中，發送芯片12將嵌入有低頻 信號的高頻信號發送給發送模塊，發送模塊13通過傳輸信道將該高頻信號傳輸給接收模 塊14，接收模塊14將該高頻信號傳給接收芯片15。低頻信號提取模塊16從該高頻信號中 解析出低頻信號。[0031]在本實用新型中，傳輸信道可以是同軸電纜、網線、光纖等，發送模塊13、接收模塊 14則為與該傳輸信道相匹配的部件。而發送芯片12則主要是進行并串轉換。而接收芯片 15則主要是負責串并轉換。當TX_EN為高電平時DOUT發送數據，當TX_EN為低電平時DOUT發送特殊碼，接收 芯片15就是利用特殊碼來恢復數據時鐘和同步數據的。正常工作時，信號發送端的發送時 鐘TX_CLK和信號接收端的恢復時鐘RX_CLK頻率相同。圖5示出了本實用新型提供的低頻信號嵌入模塊的結構，由于低頻信號和高頻信 號是兩個頻率相差懸殊的信號，將低頻信號嵌入在高頻信號有效發送的前端，必須將低頻 信號用高頻率時鐘TX_CLK同步。低頻信號嵌入模塊11包括串進并出移位寄存器111、第一 FIFO存儲器112、數據 切換與讀FIFO控制電路113。以1位的低頻信號SDIN為列，SDIN是低頻率時鐘Lclk同步的信號，經串進并出移 位寄存器111后，輸出8位(以Sbit為例)的并行信號LD[7:0]和并行有效信號WrEn，每移 位8個時鐘，產生一個時鐘周期脈寬的WrEn信號，WrEn作為第一 FIFO的寫使能信號，將低 頻的并行數據LD[7:0]寫入第一FIFO存儲器，每當FIFO幾乎寫滿時，“幾乎滿信號”AFull_l 變為高電平，第一 FIFO存儲器112的寫入時鐘是低頻率時鐘Lclk。數據切換與讀FIFO控制電路113控制FIFO的讀出過程，通過輸入的TX_EN信號判 斷發送過程是否開始，通過輸入的AFull_l信號判斷出FIFO是否幾乎寫滿，基于這些判斷， 發出讀FIFO信號RdEn，從FIFO中讀出全部的(FIFO深度的)數據FD [7 0]，并從HD [7 0] 輸出給后續的發送模塊(發送模塊是現有技術，由采用的傳輸信道所決定)。FIFO的讀出 時鐘是高頻率時鐘TX_CLK(即發送模塊的發送時鐘)。FIFO中數據被讀出后，AFul 1_1變 成低電平，直到下一次幾乎寫滿時再次變成高電平，再次觸發數據切換與讀FIFO控制電路 發出讀FIFO信號，如此重復。數據切換與讀FIFO控制電路113還有一個數據切換功能，每當AFull_l為高電 平，說明FIFO中數據有效，讀出并從HD[7:0]輸出，在HD數據的第1位填充高電平(稱為 標識位)，第2位至第N位(N是預留用來發送低頻數據的字節數)才是FD [7:0]，可見，當 標識位為高電平，說明接下來的N-I位為低頻數據，反之，當標識位為低電平，說明接下來 的N-I位不是低頻數據。可見，通過第一 FIFO存儲器112的“慢寫快讀”，實現了低頻信號被高頻率時鐘的 同步。圖6示出了本實用新型提供的低頻信號提取模塊的結構，在信號接收端，接收到 的低頻信號是被高頻率時鐘RX_CLK同步的，必須把低頻信號還原為低頻率時鐘同步信號。該低頻信號提取模塊16包括寫FIFO控制電路161、第二 FIFO存儲器162、讀FIFO 控制電路163、并進串出移位寄存器164。接收模塊(接收模塊是現有技術)輸出的接收數據RXD [7:0]、數據有效信號RXD_ EN、接收時鐘RX_CLK (頻率等于發送端的TX_CLK，屬于高頻率時鐘)，輸入至寫FIFO控制電 路 161。當RXD[7:0]的第1位(標識位)為高電平，則輸出N-1個寫FIFO脈沖WrEn，提 取出(被高頻同步了的)低頻數據，并寫入第二 FIFO存儲器162。當FIFO幾乎滿時輸出AFul 1_2信號給讀FIFO控制電路。讀FIFO控制電路163從收到第1個AFull_2脈沖開始(不檢測以后的AFull_2 脈沖)，每8個低頻時鐘Lclk周期，發出1個讀脈沖信號RdEn給FIFO，讀出FIFO數據給并 進串出移位寄存器164，最終還原出低頻數據SDIN。可見，通過第二 FIFO存儲器162的“快寫慢讀”，實現了高頻信號被低頻率時鐘的 同步。綜上所述，在本實用新型中，通過將低頻信號嵌入到高頻信號中，從而實現高頻信 號、低頻信號同時傳輸，從而解決當采用僅具有高頻輸入端口的IC時，利用現有技術在傳 輸高頻信號時，無法同時傳輸低頻信號的問題。以上所述僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本 實用新型的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本實用新型 的保護范圍之內。
權利要求一種低頻信號傳輸電路，其特征在于，所述低頻信號傳輸電路包括信號發送端、傳輸信道、信號接收端，所述信號發送端包括低頻信號嵌入模塊，與所述低頻信號嵌入模塊的輸出端相連的發送芯片，與所述發送芯片的輸出端相連的發送模塊，所述低頻信號嵌入模塊將低頻信號嵌入到高頻信號中，所述發送芯片對數據進行并串轉換，所述發送模塊通過傳輸信道發送出去；所述信號接收端包括接收模塊，與所述接收模塊輸出端相連的接收芯片，與接收芯片輸出端相連的低頻信號提取模塊，所述接收模塊通過傳輸信道接收到發送端發出的高頻信號，所述接收芯片對高頻信號進行串并轉換，所述低頻信號提取模塊從所述高頻信號中提取低頻信號。
2.根據權利要求1所述的低頻信號傳輸電路，其特征在于，所述低頻信號嵌入模塊包 括串進并出移位寄存器，與所述串進并出移位寄存器的輸出端相連的第一 FIFO存儲器， 以及與所述第一 FIFO存儲器的輸出端相連的數據切換與讀FIFO控制電路。
3.根據權利要求2所述的低頻信號傳輸電路，其特征在于，所述串進并出移位寄存器、 第一 FIFO存儲器、數據切換與讀FIFO控制電路通過同一可編程器件實現。
4.根據權利要求3所述的低頻信號傳輸電路，其特征在于，所述可編程器件為FPGA或 者CPLD或者DSP。
5.根據權利要求1所述的低頻信號傳輸電路，其特征在于，所述低頻信號提取模塊包 括寫FIFO控制電路、與所述FIFO控制電路的輸出端相連的第二 FIFO存儲器，分別與所述 第二 FIFO存儲器輸出端相連的讀FIFO控制電路、并進串出移位寄存器。
6.根據權利要求5所述的低頻信號傳輸電路，其特征在于，所述寫FIFO控制電路、第二 FIFO存儲器、讀FIFO控制電路、并進串出移位寄存器通過同一可編程器件實現。
7.根據權利要求6所述的低頻信號傳輸電路，其特征在于，所述可編程器件為FPGA或 者CPLD或者DSP。
8.根據權利要求1所述的低頻信號傳輸電路，其特征在于，所述傳輸信道為同軸電纜 或者網線或者光纖。
專利摘要本實用新型適用于信號傳輸領域，提供了一種低頻信號傳輸電路，所述低頻信號傳輸電路包括信號發送端、傳輸信道、信號接收端，所述信號發送端包括低頻信號嵌入模塊，與所述低頻信號嵌入模塊的輸出端相連的發送芯片，與所述發送芯片的輸出端相連的發送模塊；所述信號接收端包括接收模塊，與所述接收模塊輸出端相連的接收芯片，與接收芯片輸出端相連的低頻信號提取模塊。在本實用新型中，通過將低頻信號嵌入到高頻信號中，從而實現高頻信號、低頻信號同時傳輸，從而解決當采用僅具有高頻輸入端口的IC時，利用現有技術在傳輸高頻信號時，無法同時傳輸低頻信號的問題。
文檔編號H04N7/08GK201657186SQ20102015084
公開日2010年11月24日 申請日期2010年3月31日 優先權日2010年3月31日
發明者梁寧 申請人:康佳集團股份有限公司