專利名稱：具有高抗干擾能力的td-scdma直放站同步方法及裝置的制作方法
技術領域：
本發明涉及一種具有高抗干擾能力的TD-SCDMA直放站同步方法及裝置。
背景技術：
在TD-SCDMA系統中，同步方式主要分為以下三種..
1、 GPS同步，優點在于抗干擾能力強；缺點在于其一是需要計算GPS
與基站的相位差，對每一個直放站都需要分別計算，而且一旦出現變化，需要 再次調整； 一旦信號丟失，則無法與基站同步；其二是成本高。
2、 基帶同步，優點在于抗干擾能力強，缺點在于成本高。
3、 包絡檢波同步，優點在于成本低；缺點在于抗干擾能力低。 由于包絡檢波同步方式具有成本低，但是抗干擾能力低，因此，此發明提
出一種具有高抗干擾能力的解決方法。

發明內容
本發明的目的是提供一種抗干擾能力強的TD-SCDMA直放站同步方法及裝置。 在TD-SCDMA直放站系統中，當檢測不到同步信號的時候，需要維持同步時間 5到60秒鐘(根據行業標準)，因此，當同步信號丟失的時候，在維持同步的時間 內，需要能夠嘗試所有的電壓判定門限。檢波同步方法為。
第一步，設置一個定時器T，該定時器的定時時間設置要求是至少大于等于 一個子幀的長度，即大于5ms。因為至少需要在一個子幀長度時間里嘗試一種電 壓判定門限。根據ADC的N位的精度，則需要維持時間長度為N傘T。按照普通 ADC精度8到12位， 一個電壓判定門限檢測時間為1到2幀，則即至少需要的 維持時間范圍是28 * 1 * 5ms至U 212 * 2 * 5ms，即1. 280s到40. 96s，小于60 秒。
第二步，如果以當前電壓判定門限V在定時器T時間內無法識別到同步信號 時，當前的電壓判定門限V加上ADC的最小有效位LSB (least significant bit),即1，如果已經達到最大值，則為最小值，重復第二步；識別到同步后進 入到第三步。
第三步，成功檢測到同步信號后，按照同步信號的時間特征進行同步，并且 維持該電壓判定門限。重復第三步，直到無法識別同步信號進入第四步。
第四步，在無法識別同步信號后，考慮到可能是偶發干擾情況，所以以當前 電壓判定門限V檢測同步，如果在N幀(例如2幀)內仍舊無法檢測到同步， 則進入第二步；否則進入第三步。具有高抗干擾能力的TD-SCDMA直放站同步裝置，射頻信號通過射頻耦合器， 耦合一定量的射頻信號，輸出到射頻檢波器，射頻檢波器輸出對應的檢波模擬 電壓信號到ADC轉換器，ADC轉換器將數字信號傳輸給FPGA， FPGA對ADC的采 樣信號進行分析。FPGA通過ADC檢測電壓的數字信號，設定一個電壓判定門限， 將高于這個門限的電壓定義為數字高，低于這個門限的電壓定義為數字低，通 過對高低信號的時間特征，分析同步信號。FPGA在一定時間內沒有檢測到同步 信號的時候，則逐步調整電壓判定門限，直到檢測到同步信號。
為了克服固定的電壓判定門限受干擾及信號強度的影響，本發明為一種動態 電壓判定門限調整方法通過檢波同步裝置來檢測同步信號。該裝置和方法根據 檢測不到同步信號后，維持同步5到60秒鐘的特點，在維持時間內繼續調整電 壓判定門限，檢測同步信號，該方法保證了在維持時間內，嘗試所有的電壓判 定門限，來檢測同步信號，因此，提高了抗干擾能力。


圖1是TD-SCDMA傳輸信號幀格式及同步特征窗； 圖2是本發明檢波同步裝置； 圖3是同步方法流程圖。
具體實施例方式
本發明的實現方法見圖l、圖2、圖3:
在TD-SCDMA直放站系統中，當檢測不到同步信號的時候，需要維持同步時間 5到60秒鐘(根據行業標準)，因此，當同步信號丟失的時候，在維持同步的時間 內，需要能夠嘗試所有的電壓判定門限。同步流程圖見圖3。
第一步，設置一個定時器T，該定時器的定時時間設置要求是至少大于等于 一個子幀的長度，即大于5ms。因為至少需要在一個子幀長度時間里嘗試一種電 壓判定門限。根據ADC的N位的精度，則需要維持時間長度為N傘T。按照普通 ADC精度8到12位， 一個電壓判定門限檢測時間為1到2幀，則即至少需要的 維持時間范圍是28 * 1 * 5ms至U 212 * 2 * 5ms，即1. 280s到40. 96s，小于60 秒。
第二步，如果以當前電壓判定門限V在定時器T時間內無法識別到同步信號 時，當前的電壓判定門限V加上ADC的最小有效位LSB (least significant bit)，即1，如果已經達到最大值，則為最小值，重復第二步；識別到同步后進 入到第三步。
第三步，成功檢測到同步信號后，按照同步信號的時間特征進行同步，并且 維持該電壓判定門限。重復第三步，直到無法識別同步信號進入第四步。
第四步，在無法識別同步信號后，考慮到可能是偶發干擾情況，所以以當前電壓判定門限V檢測同步，如果在N幀(例如2幀)內仍舊無法檢測到同步， 則進入第二步；否則進入第三步。
具有高抗干擾能力的TD-SCDMA直放站同步裝置見圖1、圖2、圖3，射頻信號 通過射頻耦合器，耦合一定量的射頻信號，輸出到射頻檢波器，射頻檢波器輸 出對應的檢波模擬電壓信號到ADC轉換器，ADC轉換器將數字信號傳輸給FPGA， FPGA對ADC的采樣信號進行分析。FPGA通過ADC檢測電壓的數字信號，設定一 個電壓判定門限，將高于這個門限的電壓定義為數字高，低于這個門限的電壓 定義為數字低，通過對高低信號的時間特征，分析同步信號。FPGA在一定時間 內沒有檢測到同步信號的時候，則逐步調整電壓判定門限(例如，以ADC最小 步進LSB調整即加1，當超過ADC最大值的時候，設置位最小值)，直到檢測到 同步信號。
在TD-SCDMA系統中，信號傳輸的幀格式及特征窗如圖1。對于包絡檢波同 步的方式，其特征在于固定每一子幀的下行導頻時隙(DwPTS)，即特征窗。DwPTS 的特征，即25us低電平，50us高電平。實際中，由于TSO時隙的12. 5us保護 時隙，所以檢測的低電平應該是37.5us，高電平為50us的同步特征窗。對于 TD-SCDMA無線通信系統中的包絡檢波同步方式，其原理如圖2，需要對射頻信 號進行耦合后，通過射頻檢波芯片，將高頻的射頻信號轉換成的模擬電壓信號， 再將模擬電壓信號轉換成只有高和低的數字信號，通過數字信號特征，分析出 同步信號。因此，將模擬電壓信號轉換成數字信號，需要一個電壓判定門限， 將低于電壓判定門限的模擬電壓信號轉換為數字低信號，否則定義為數字高信 號。但是實際中，由于干擾及信號強度的不同，檢測出來的模擬電壓信號變化 范圍很大，當使用固定電壓判定門限時，模擬電壓信號可能全部高于電壓判定 門限，也可能全部低于電壓判定門限，或者這樣情況下無法檢測到同步信號， 使同步范圍變窄。如果使用DAC設置電壓判定門限與比較器共同生成數字高低 電平，傳輸給FPGA，則需要DAC和電壓比較器兩個器件；該發明只需要一個ADC 器件，將電壓判定門限的設定結合在FPGA中。
本發明中，射頻信號通過射頻耦合器1耦合到射頻檢波器2，生成模擬電壓 信號到ADC轉換器3，轉換成數字信號到FPGA4，在FPGA內，設定一個電壓判 定門限，與ADC轉換的數字信號相互比較，高于電壓判定門限的數字信號定義 為數字高，否則定義為數字低，根據高低信號的特征，與同步特征窗相比較， 當連續檢測到同步信號(例如8次)，則正確檢測到同步信號。在檢測過程中， 在設定的時間內(大于等于l個子幀即5ms)沒有檢測到同步信號的時候，以最 小的步進調整電壓判定門限，直到檢測到同步信號；當檢測到同步信號的時候， 維持當前電壓判定門限，直到再次檢測不到同步信號，此時，為了防止偶發的干擾原因，在N幀(例如2幀)時間內維持該電壓判定門限，如果仍然檢測不 到同步信號，則逐步調整電壓判定門限。當受到強干擾的情況下(干擾信號+6dB 〈=有用信號)，射頻信號的部分或者全部底噪被抬高，當前的電壓判定門限可 能已經檢測不出同步信號，如果檢測不到同步信號，通過逐步調整，直到檢測 到同步信號，調整后的電壓判定門限大于或者等于調整前的電壓判定門限，因 此，當干擾信號減小或者消失時，在有用信號減弱的情況下，當前電壓判定門 限可能已經過高，無法檢測同步信號，需要再次調整電壓判定門限，通過逐步 調整，直到再次檢測出同步信號。該方法根據檢測不到同步信號后，維持同步5 到60秒鐘的特點，在維持時間內繼續調整電壓判定門限，檢測同步信號，該方 法保證了在維持時間內，嘗試所有的電壓判定門限，來檢測同步信號，因此， 提高了抗干擾能力。
權利要求
1、 一種具有高抗干擾能力的TD-SCDMA直放站同步方法，其特征在于在TD-SCDMA直放站系統中，當同步信號丟失時，在維持同步的時間內，需要嘗試所有的電壓判定門限，其同步方法為第一步，設置一個定時器，該定時器的定時時間至少大于等于一個子幀的長度，至少需要在一個子幀長度時間里嘗試一種電壓判定門限；第二步，如果以當前電壓判定門限在定時器時間內無法識別到同步信號時，則當前的電壓判定門限加上ADC的最小有效位，如果此時電壓判定門限已經達到最大值，則為最小值重復第二步，識別到同步后進入到第三步；第三步，成功檢測到同步信號后，按照同步信號的時間特征進行同步，并且維持該電壓判定門限，重復第三步，直到無法識別同步信號進入第四步；第四步，在無法識別同步信號后，考慮到可能是偶發干擾情況，以當前電壓判定門限檢測同步，如果在N幀內仍舊無法檢測到同步，則進入第二步；否則進入第三步。
2、 一種具有高抗干擾能力的TD-SCDMA直放站同步裝置，其特征在于射頻 信號通過射頻耦合器，耦合一定量的射頻信號，輸出到射頻檢波器，射頻檢波 器輸出對應的檢波模擬電壓信號到ADC轉換器，ADC轉換器將數字信號傳輸給 FPGA， FPGA對ADC的采樣信號進行分析。
3、 根據權利要求1所述的具有高抗干擾能力的TD-SCDMA直放站同步裝置，其 特征在于所述FPGA通過ADC檢測電壓的數字信號，設定一個電壓判定門限， 將高于這個門限的電壓定義為數字高，低于這個門限的電壓定義為數字低，通 過對高低信號的時間特征，分析同步信號。
4、 根據權利要求1所述的具有高抗干擾能力的TD-SCDMA直放站同步裝置，其 特征在于所述FPGA在一定時間內沒有檢測到同步信號的時候，則逐步調整電 壓判定門限，直到檢測到同步信號。
全文摘要
本發明公開了一種具有高抗干擾能力的TD-SCDMA直放站同步方法及裝置。通過動態電壓判定門限調整方法來檢測同步信號。射頻信號通過射頻耦合器耦合到射頻檢波器，生成模擬電壓信號到ADC轉換器，轉換成數字信號到FPGA，在FPGA內設定一個電壓判定門限，與ADC轉換的數字信號相互比較。如果在設定的時間內沒有檢測到同步信號，則以最小的步進調整電壓判定門限，直到檢測到同步信號；當檢測到同步信號時，維持當前電壓判定門限，直到再次檢測不到同步信號。該方法根據檢測不到同步信號后，維持同步5到60秒，在維持時間內繼續調整電壓判定門限，檢測同步信號，保證了在維持時間內，嘗試所有的電壓判定門限，提高了抗干擾能力。
文檔編號H04B7/14GK101286793SQ20081004464
公開日2008年10月15日 申請日期2008年6月6日 優先權日2008年6月6日
發明者云 馮 申請人:芯通科技(成都)有限公司