鎖相回路鎖定指示器的制造方法
【專利說明】鎖相回路鎖定指示器
[0001]相關串請案的交叉參考
[0002]本申請案主張2013年2月22日申請的第61/767，980號美國臨時申請案的權益，所述臨時申請案的全部內容宛如全文陳述般以引用的方式并入本文中。
技術領域
[0003]本發明涉及鎖相回路，且特定來說，涉及鎖相回路鎖定指示器。
【背景技術】
[0004]鎖相回路(PLL)電路為產生輸出信號(其相位相對于輸入參考信號的相位為恒定)的反饋系統。除了同步信號之外，鎖相回路可產生頻率，所述頻率為輸入頻率的倍數。
[0005]舉例來說，圖1中展示典型的PLL電路100。PLL 100包含相位檢測器(PFD) 102、電荷栗104、回路濾波器106及VC0 108。相位檢測器102將所述輸入信號與反饋信號作比較。PFD 102檢測參考信號Fref與反饋信號之間的相位及頻率中的差異并基于所述反饋頻率滯后于還是領先于所述參考頻率而產生“向上”U或“向下”D控制信號。這些“向上”或“向下”控制信號分別確定VC0 108需要以較高還是較低頻率操作。
[0006]PFD 102將這些“向上”及“向下”信號輸出到電荷栗104。如果電荷栗104接收到向上信號，那么將電流驅動到回路濾波器106中。相反地，如果其接收到向下信號，那么從回路濾波器106汲取電流。
[0007]回路濾波器106將這些信號轉換為用以偏置VC0 108的控制電壓。基于所述控制電壓，VC0 108以較高或較低的頻率振蕩，此影響反饋時鐘的相位及頻率。如果PFD 102產生向上信號，那么所述VC0頻率增加。向下信號降低所述VC0頻率。一旦所述參考時鐘與所述反饋時鐘具有相同的相位及頻率，VC0 108就穩定下來。回路濾波器106通過從電荷栗消除短時脈沖波干擾(glitch)且防止電壓過沖來過濾掉抖動。
[0008]在一些實施方案中，在反饋路徑中提供分頻器110。負反饋迫使從相位檢測器102輸出的誤差信號接近零。此刻，反饋分頻器輸出110及所述參考頻率處于相位及頻率鎖定(即，對準)，PLL被認為處于鎖定狀態。
[0009]PLL電路常常用于集成處理器及微控制器中以提供內部系統時鐘。可使用外部或內部時鐘確定組件(例如，晶體或RC(電阻器-電容器)組件)。所述晶體可具有相對低的振蕩頻率且使用所述PLL電路以使此基礎頻率加倍到用于提供內部高頻率系統時鐘的基礎頻率的倍數。然而，當電路通電時，PLL電路并非立即穩定。
[0010]在一些應用中，希望了解PLL何時鎖定(穩定)。根據常規的鎖定檢測器，PLL經由使用計數器(一個在輸入時鐘上且一個在反饋時鐘上)且檢查所述兩個計數器具有相同的計數來確定為鎖定。然而，在許多情況中，漏掉一個計數對于鎖定是十分寬松的準則；所要的鎖定比其嚴格的多。

【發明內容】

[0011]根據一些實施例，提供電路以指示鎖相回路(PLL)的輸出信號的劃分縮小版本何時具有足夠接近輸入參考時鐘信號的頻率的頻率，其中所述電路評估PLL相頻檢測器(PFD)的輸出信號以確立所述PLL被鎖定到所述輸入參考時鐘的程度。
[0012]在一些實施例中，所述電路將所述PFD向上加向下脈沖的持續時間與所述非向上加非向下脈沖的持續時間作比較。在一些實施例中，所述電路可操作以確立所述PFD向上加向下脈沖何時比所述非向上加非向下脈沖的特定分數小。在一些實施例中，通過所述電路中所使用的晶體管的大小來確立所述分數大小。在一些實施例中，通過數字輸入(特定來說，通過編程)確立所述分數大小。在一些實施例中，所述電路具有由電流輸入(其產生偏置電壓)及被配置為電容器的一組CMOS晶體管所控制的響應速度。在一些實施例中，所述電路可操作以與任何CMOS技術一起使用，不管特征大小如何。在一些實施例中，電路可操作以與使用相頻檢測器的任何PLL架構一起使用以產生加速及減速脈沖。在一些實施例中，所述電路可操作以促進使用PLL的系統芯片的啟動時間縮短。在一些實施例中，所述電路可操作以檢測PLL已失鎖，借此改善系統安全性。
[0013]根據實施例的鎖相回路電路包含:第一相位檢測電路，其具有第一向上及向下輸出；第二相位檢測電路，其具有第二向上及向下輸出；及鎖定電路，其經配置以接收所述第一向上及向下輸出及所述第二向上及向下輸出，且從所述第一向上及向下輸出及所述第二向上及向下輸出確定所述鎖相回路鎖定到參考時鐘的程度。
[0014]在一些實施例中，所述第一向上及向下輸出為向上及向下脈沖且所述第二向上及向下輸出為非向上及非向下脈沖。在一些實施例中，所述鎖定電路經配置以將向上加向下脈沖的持續時間與所述非向上加非向下脈沖的持續時間作比較。在一些實施例中，當所述持續時間比所述參考時鐘的預定分數小時所述鎖定電路確定鎖定已發生。在一些實施例中，所述分數的值根據以下確定:(Tvub+Tvdb)X(l+lxA0b+2xAlb+4xA2b)/8 = (Tvuu+Tvdn)X 8。在一些實施例中，所述鎖相回路包含輸入時鐘周期計數器，所述輸入時鐘周期計數器經配置以阻止針對當準確度設定為高時的第一持續時間及當準確度設定為低時的第二較長持續時間指示鎖定。
[0015]根據實施例的用于鎖相回路的鎖定檢測電路包含電路，所述電路經配置以從一或多個相位檢測器接收第一向上及向下輸出及第二向上及向下輸出，且從所述第一向上及向下輸出及所述第二向上及向下輸出確定所述鎖相回路被鎖定到參考時鐘的程度。在一些實施例中，所述第一向上及向下輸出為向上及向下脈沖且所述第二向上及向下脈沖為非向上及非向下脈沖。在一些實施例中，所述電路經配置以將向上加向下脈沖的持續時間與所述非向上加非向下脈沖的持續時間作比較。在一些實施例中，當所述持續時間比所述參考時鐘的預定分數小時所述電路確定鎖定已發生。在一些實施例中，所述分數的值根據以下確定:(Tvub+Tvdb)X(l+lxA0b+2xAlb+4xA2b)/8 = (Tvuu+Tvdn)x 8。在一些實施例中，提供輸入時鐘周期計數器且所述輸入時鐘周期計數器經配置以阻止針對當準確度設定為高時的第一持續時間及當準確度設定為低時的第二較長持續時間指示鎖定。
[0016]根據實施例的用于確定鎖相回路電路中已發生鎖定的方法包含:將向上加向下脈沖的持續時間與非向上加非向下脈沖的持續時間作比較；以及當所述持續時間比參考時鐘的預定分數小時確定鎖定已發生。在一些實施例中，所述分數的值根據以下確定:(Tvub+Tvdb)X(l+lxA0b+2xAlb+4xA2b)/8 = (Tvuu+Tvdn)x 8。在一些實施例中，所述方法包含阻止針對當準確度設定為高時的第一持續時間及當準確度設定為低時的第二較長持續時間指示鎖定。
[0017]當結合以下描述及附圖考慮時，將更好了解及理解本發明的這些及其它方面。然而，應理解，當指示本發明的多種實施例及其眾多特定細節時，以下描述以說明的方式(而非限制性的)給出。可在不背離本發明的精神的情況下在本發明的范圍內做出許多替代、修改、附加物及/或重新布置，且本發明包含所有此類替代、修改、附加物及/或重新布置。
【附圖說明】
[0018]附圖形成本說明書的一部分，且包含附圖是為了描繪本發明的某些方面。應注意，圖中所說明的特征并不一定按比例繪制。通過結合附圖參考以下描述將獲得對本發明及其優點的更完全理解，附圖中相似的元件符號指示相似的特征，且其中:
[0019]圖1為典型的PLL電路的實例的框圖。
[0020]圖2說明實例時鐘準確度準則。
[0021]圖3為根據實施例的包含向上/向下評估的實例PLL電路的框圖。
[0022]圖4為根據實施例的示范性PLL電路的框圖。
[0023]圖5為根據實施例的實例鎖定電路的圖。
[0024]圖6為根據實施例的計數器及鎖定阻止電路的實例。
[0025]圖7為根據實施例的偏置產生器電路的實例。
[0026]圖8為根據實施例的鎖定電路的實例框圖。
[0027]圖9為根據實施例的具有偏置產生器的實例鎖定電路。
【具體實施方式】
[0028]參考在附圖中所說明的且在以下描述中詳細說明的示范性(且因此非限制)實施例更全面地解釋本發明及多種特征及其有利細節。然而，應理解，盡管詳細的描述及特定實例指示優選的實施例，但僅通過說明的方式而非限制的方式給定所述詳細的描述及特定實例。可省略對已知編程技術、計算機軟件、硬件、操作平臺及協議的描述不致不必要地模糊本發明的細節。所屬領域的技術人員從本發明將了解基本發明性概念的精神及/或范圍內的多種替代、修改、附加物及/或重新布置。
[0029]根據多種實施例，在PLL電路中提供輸出信號以指示輸出時鐘在目標頻率處的到達及穩定性。因此，根據多種實施例，可提供電路以檢測及指示鎖相回路何時已達到目標頻率。此不需要系統運用計數器(其必須設定到比實際PLL穩定時間更長的持續時間且通過另一振蕩器計時)。此有效地使所述系統達到高性能操作所需的時間最小化且提供優于常規裝置的改進