芯片上的接口電路中的輸出驅動電阻的制作方法
【專利說明】
【技術領域】
[0001]本發明涉及接口設計技術領域，特別涉及一種可節省芯片面積的芯片上的接口電路中的輸出驅動電阻。
【【背景技術】】
[0002]DDR(DoubIe Data Rate，雙倍數據速率)技術，即在時鐘的上升沿和下降沿都傳送數據，能在保持時鐘速率不變的情況下將數據傳送速率提高一倍，因此，DDR接口廣泛用于芯片之間的互連，如ASIC(Applicat1n Specific Integrated Circuit，專用集成電路)和SDRAM (Synchronous Dynamic Random Access Memory，同步動態隨機存儲器)之間的接口。
[0003]隨著工作速度的提高，現有的很多DDR接口(例如，DDR2/DDR3/LPDDR2/LPDDR3接口等)不但對輸出驅動電阻的大小有要求，而且對輸出驅動電阻的線性度也有比較嚴格的要求，其要求阻值在輸出電壓從O至電源電壓的變化過程始終保持在一定范圍內(比如，
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[0004]但由于CMOS (Complementary Metal Oxide Semiconductor)管本身的局限，通常需要CMOS管串聯電阻做成小單元來改善電阻的線性度，然后通過進一步調整小單元的數量來達到所要求的電阻的大小，例如，由CMOS管串聯電阻作成小電阻單元，小單元根據工藝、溫度及電壓的變化調整出一個240歐姆的大電阻單元，大電阻單元根據實際工作需要配置成34.4，40，48歐姆等不同的輸出驅動電阻。如此設置將導致小單元數量眾多，從而造成CMOS管及電阻所占芯片面積過大，不利于芯片小型化。
[0005]因此，有必要提供一種改進的技術方案來解決上述問題。
【
【發明內容】
】
[0006]本發明的目的在于提供一種芯片上的接口電路中的輸出驅動電阻，其可以在保證輸出驅動電阻大小要求及阻值線性度要求的前提下，大幅減小所占用的芯片面積，節省成本。
[0007]為了解決上述問題，本發明提供一種芯片上的接口電路中的輸出驅動電阻，其包括:若干個電阻單元，每個電阻單元包括串聯于電源端和輸出端或者接地端和輸出端之間的一個電阻和若干個并聯的MOS晶體管，每個MOS晶體管的柵極與對應的一控制信號相連，通過對應的控制信號能夠控制相應的MOS晶體管的導通或關斷，通過所述控制信號來調整每個電阻單元中的導通的MOS晶體管的數目以使得該電阻單元的電阻值為預定電阻值。
[0008]進一步的，所述MOS晶體管為PMOS晶體管，所述電阻和若干并聯的PMOS晶體管串聯于電源端和輸出端之間。
[0009]進一步的，每個PMOS晶體管的源極均與電源端相連，每個PMOS晶體管的漏極均與所述電阻的一端相連，所述電阻的另一端與輸出端相連。
[0010]進一步的，每個PMOS晶體管的漏極均與輸出端相連，每個PMOS晶體管的源極均與所述電阻的一端相連，所述電阻的另一端與電源端相連。
[0011]進一步的，所述預定電阻值為240歐姆。
[0012]進一步的，所述MOS晶體管為NMOS晶體管，所述電阻和若干并聯的NMOS晶體管串聯于接地端和輸出端之間。
[0013]進一步的，每個NMOS晶體管的源極均與接地端相連，每個NMOS晶體管的漏極均與所述電阻的一端相連，所述電阻的另一端與輸出端VO相連。
[0014]進一步的，每個NMOS晶體管的漏極均與輸出端VO相連，每個NMOS晶體管的源極均與所述電阻的一端相連，所述電阻的另一端與接地端相連。
[0015]進一步的，所述接口電路為DDR接口。
[0016]進一步的，所述電阻單元的電阻值等于并聯的導通的MOS管的阻值與所述電阻的阻值的和。
[0017]與現有技術相比，本發明通過將若干個CMOS管并聯后再與電阻串聯，以形成驅動電阻單元，驅動電阻單元根據實際工作需要配置成不同的輸出驅動電阻，這樣，可以在保證輸出驅動電阻大小要求及阻值線性度要求的前提下，大幅減小其所占用的芯片面積，節省成本。
【【附圖說明】】
[0018]為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其它的附圖。其中:
[0019]圖1a為本發明在一個實施例中的上拉輸出驅動電阻的模塊示意圖；
[0020]圖1b為本發明在一個實施例中的下拉輸出驅動電阻的模塊示意圖；
[0021]圖2為本發明的上拉電阻單元在一個實施例中的電路示意圖；
[0022]圖3為本發明的上拉電阻單元在另一個實施例中的電路示意圖；
[0023]圖4為本發明的下拉電阻單元在一個實施例中的電路示意圖；
[0024]圖5為本發明的下拉電阻單元在另一個實施例中的電路示意圖。
【【具體實施方式】】
[0025]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明。
[0026]此處所稱的“一個實施例”或“實施例”是指可包含于本發明至少一個實現方式中的特定特征、結構或特性。在本說明書中不同地方出現的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。
[0027]請參考圖1a所示，其為本發明在一個實施例中的上拉輸出驅動電阻110的模塊示意圖。請參考圖1b所示，其為本發明在一個實施例中的下拉輸出驅動電阻120的模塊示意圖。
[0028]如圖1a所示，所述上拉輸出驅動電阻110連接于電源端VIN和輸出端(或接口端)VO之間。如圖1b所示，所述下拉輸出驅動電阻120連接于輸出端VO和接地端GND之間。
[0029]首先介紹上拉輸出驅動電阻110的電路結構。
[0030]所述上拉輸出驅動電阻110包括若干上拉電阻單元(未示出)，通過組合配置所述上拉電阻單元可得到需要的上拉輸出驅動電阻阻值。
[0031]請參考圖2所示，其為本發明的上拉電阻單元在一個實施例中的電路示意圖。該上拉電阻單元包括串聯于電源端VIN和輸出端VO之間的第一電阻Rl和M個并聯的PMOS (P-channel Metal Oxide Semiconductor)晶體管，每個PMOS晶體管的柵極均與對應的一個控制信號COl相連，通過對應的控制信號COl可以控制M個PMOS晶體管的導通或者關斷，其中M為大于I的自然數。
[0032]在圖2所示的實施例中，所述M個PMOS晶體管分別為PMOS晶體管MPpMP2、……、MPm+MPm。M個PMOS晶體管的源極均與電源端VIN相連，M個PMOS晶體管的漏極均與所述第一電阻Rl的一端相連，所述第一電阻Rl的另一端與輸出端VO相連。假設圖2所示的上拉電阻單元的預定阻值為240歐姆，則第一電阻Rl的阻值可以小于240歐姆(比如為120歐姆)，通過對應的控制信號COl調整上拉電阻單元中的導通的PMOS晶體管的