專利名稱：用于臨界、連續時間應用的自調零的制作方法
技術領域：
本發明涉及用于連續時間應用的設備和集成電路，在該應用中通過專用電路來補償至少一個運算放大器的偏移量。本發明還涉及一種用于補償偏移量的方法。
集成電路經常需要運算放大器。這些放大器通常被用來處理信號，諸如放大、濾波之類的。運算放大器的電壓偏移量可能對電路的性能有不利的影響，這取決于該電路所用于的應用。
具有內部偏移量的電壓長久以來都是CMOS運算放大器的嚴重問題，例如，在精確應用中不允許大的內部偏移量。降低內部偏移量的困難在于這種偏移量是隨機量，另外，它不但強烈地取決于所使用的裝置的匹配度，而且還隨溫度、電源電壓等等而變化。而且，系統的偏移量還受加工變化的影響。
迄今為止，對于臨界連續時間的應用來說，低偏移量的設計必須依賴于導致高電流消耗的大的晶體管尺寸，或依賴于非常昂貴的后修整(post-trimming)。因此，顯然這些已知的方法都是很受限的。
一些已知的技術，例如斬波器和自動調零更有效些，但因為它們是時間離散的，不能應用于連續時間的應用。
存在對用于諸如信道濾波器、平滑濾波器、反混淆濾波器、自動增益控制(AGC)、高精度測量系統等等此類的電信應用的低偏移量運算放大器的需要。
在美國專利5,397,944中描述了一種用于運算放大器的偏移量校準的方案。在該美國專利中提出的偏移量校準需要將相應的運算放大器放置在開環電路中。需要多個僅用于該校準的開關求。其還需要附有開關的專用電阻器，二者都僅用于補償。每一個放大器都與校準邏輯聯系在一起，校準邏輯包括切割計數器(ripper counter)和數模轉換器(DAC)。該計數器向DAC提供輸出信號，DAC依次將各不相同的偏流提供給該放大器內部的節點。美國專利5,397,944具體化了逐次逼近法的類型，其中逐步進行偏移量校準，直到找到合適的偏流為止。該美國專利中所提出的方案的缺點是，對于6位DAC分辨率來說，要求64個時鐘周期來完成該校準。由于開關中的一個必須直接與該運算放大器的反相輸入端相連，所提出的電路受到電源和襯底噪音的影響。因為運算放大器的倒相輸入端是這種放大器中最敏感的節點，因此這是很嚴重的問題。由于這種原因，電源和襯底噪音會降低電路的性能。
因而本發明的一個目的是提供一種有效降低運算放大器的偏移量的方案。
因此，本發明的一個目的是提供一種集成電路解決方案，其能夠在保持高精度的同時自動補償運算放大器模擬輸入信號中大范圍的偏移量分量。
本發明進一步的目的是提供一種集成電路解決方案，該方案在運算放大器里具有降低的偏移量，卻不要求大量的電路開銷。
在權利要求1中要求了一種根據本發明的設備。在權利要求2至8中要求了各種有利的具體體現。
在權利要求9中要求了一種根據本發明的集成電路。在權利要求10至12中要求了各種有利的具體體現。
在權利要求13中要求了一種根據本發明的方法。在權利要求14和15中要求了各種有利的方法。
本發明的直接好處是改善的可靠性、靈活性和競爭性。
結合
具體實施例方式
來說明本發明的其它優勢。
為了本發明的更完整的描述和為了本發明更進一步的目的及優勢，結合附圖來參考下面的描述，其中

圖1是根據本發明的第一設備的示意性的框圖；圖2是傳統的逐次逼近寄存器型模數轉換器(SAR ADC)的示意性的框圖；圖3是根據本發明的第二設備的示意性的框圖；圖4是根據本發明的模式選擇信號的圖示；圖5是根據本發明的第三設備的示意性的框圖；圖6是根據本發明的第四設備的示意性的框圖；圖7是根據本發明的第五設備的示意性的框圖；圖8是根據本發明的第六設備的示意性的框圖；圖9是根據本發明的第七設備的示意性的框圖；圖10是根據本發明的第八設備的示意性的框圖；
圖11是根據本發明的一些信號的圖示。
本發明基于如下原理。使對連續時間應用的自調零成為可能的關鍵構件是與運算放大器2相連的自調零控制(self-zeroing controlSZC)單元3，其中，運算放大器2的偏移量(Vofs)必須被降低，甚至被抵消(這個過程在下文中稱作偏移量補償)。根據本發明的自調零設備1的基本框圖在圖1中描述。
由于這里所說的各種實施例是從已知的逐次逼近寄存器型模數轉換器(successive approximation register and analog-to-digitalSAR ADC)獲得的，所以簡要地說明這種體系結構。
盡管在SAR ADC 10的實現中有許多變型，但基本的體系結構卻相當簡單(參見圖2)。模擬輸入電壓(VIN)被施加到比較器11的一個輸入端，參考電壓VREF被提供給K位數模轉換器(IDAC)14。然后執行比較以確定VIN是小于還是大于DAC 14的輸出端的電壓VDAC。如果VIN大于VDAC，那么該比較器輸出是邏輯高或“1”，且K位寄存器的最高有效位(most significant bit MSB)保持在“1”。相反地，如果VIN小于VDAC，那么該比較器輸出是邏輯低，且K位寄存器13的MSB被清零為邏輯“0”。提供SAR控制邏輯12，它接著向下移動到下一位，迫使該位為高，并進行另一個比較。該序列一直延續到最低有效位(least significant bit LSB)。一旦完成該過程，該轉換就完成了，然后就可以在K位寄存器13中得到K位的數字字。
現在轉向圖3，說明根據本發明的SZC單元3的基本原理。SZC單元3包括比較器6、逐次逼近寄存器(SAR)7以及數模轉換器(DAC)8。優選地，所有這些單元6至8都是標準電路元件(標準庫單元)。設備1有至少兩種基本操作模式(1)自調零模式和(2)正常操作模式。該操作模式可以由模式選擇信號(例如，適合于在多個運算放大器中選擇一個的運算放大器選擇信號)來控制。圖4中描述了該模式選擇信號和這兩種模式(1)和(2)之間的一種可能的關系。正常地，設備1在通電事件后首先進入自調零模式(1)。該設備可以被實現成使得可以不時地進行更新。要是更新，就在返回正常操作模式(2)之前臨時地進入自調零模式(1)。
在SZC單元3的中心的是控制整個自調零過程的SAR 7。在這里SAR 7以與傳統的眾所周知的SAR ADC 10非常相似的方式工作，SAR ADC10在前面進行了簡單的說明。但是，一些主要的差異值得一提。在SARADC 10中(參照圖2)，DAC 14的DAC輸出信號被反饋回比較器11的一個輸入端，而圖3中的DAC 8的輸出9則被施加到運算放大器2的一個節點，其中，自調零要在其上執行。此外，在SAR ADC 10中，比較器11的另一個輸入是將要轉換為數字的模擬信號VIN，而在圖3中這個輸入端28在自調零模式(1)期間是與DC電壓Vb相連的。Vb可以是一個設置為中間值(midrail)的電壓，即，Vb＝(Vdd+Vss)/2。應該注意，如果運算放大器2的輸入端28和29短路了，且如果運算放大器2是無偏移量的(即，Vofs＝0)，則Vo＝Vb。當SAR ADC 10中的DAC 14的輸出電壓在每一個轉換步驟的結尾都是模擬輸入電壓VIN(通過ADC和DAC)的最接近的再現時，當前系統中輸入端28、29上的偏移量的值或極性均不能被預測到。因此輸出端9的電壓Vc也是不可預測的。為了方便起見，貫穿該說明書，為偏移量電壓Vofs分配了已知的極性。
SAR 7具有用于從比較器6接收模擬輸入信號的輸入端23和輸出端24，在選定時間可得到在輸出端24表示模擬輸入信號值的數字輸出信號。SAR 7執行模數轉換。數字輸出信號被送到DAC 8。DAC 8(也被稱為D/A轉換器)是將在該SAR輸出端24的量的數字表示轉換為離散模擬值的電子電路。DAC 8的輸入信號是數字二進制碼，該碼隨同已知的參考電壓一起在DAC輸出端9產生電壓Vc或電流。通過加大DAC 9的分辨率，可增加離散的步驟數量，并減少步長(這降低了量化誤差)，產生更接近連續時間信號的信號。也就是說，DAC 8在它的輸出端9提供表示運算放大器上將要進行補償的偏移量的模擬輸出電壓Vc(或在一些實施例中的模擬輸出電流)。DAC 8接收由SAR 7以連續的時間產生的數字信號序列，并響應該序列的每一個數字信號提供相應于所述數字信號的輸出電壓Vc。DAC 8將具有N位的數字輸入信號轉換為基本等效的模擬輸出電壓Vc。
在當前實施例中，SZC 3包括被設計來為SAR 7產生時鐘信號和復位信號的邏輯單元34。該時鐘信號被施加到輸入端27，該復位信號被施加到輸入端26。這兩個信號是由邏輯單元34通過組合輸入信號clk、rst和模式選擇而產生的，其中，這些輸入信號是經由輸入端32、33和25送到單元34的。例如，單元34可以包括兩個與門。
當SAR 7決定了所有的N位時，自調零過程被認為完成了。然后，設備1為正常操作模式(2)作準備。可以看出，對于適當設計的設備1和K位DAC 8來說，還留有殘留誤差，通過等式(A)粗略給出|ϵ|≤Λ2N+1|VofcA|---(A)]]>其中Λ是在自調零過程之前運算放大器2的最大輸入偏移量，Vofc是比較器6的輸入偏移量，A是運算放大器2的DC增益。根據等式(A)，隨著DAC分辨率的增大和該比較器的偏移量Vofc的降低，該殘留誤差ε可以得到降低。如果斬波比較器(chopper comparator)被用作比較器6，或運算放大器2的增益A足夠高，等式(A)的第二項可以降低到可以忽略的水平。
為了精確的自調零，在自調零模式(1)中運算放大器必須與它的前級隔離。出于這個目的，可在圖3的實施方式中增加幾個開關S1和S2，如圖5中所示。當前實施例中的模式選擇信號被用來從自調零模式(1)切換到正常操作模式(2)以及切換回來。出于這個目的，模式選擇信號(ms)被施加到開關S1，而反相的模式選擇信號(ms)被施加到開關S2。如果模式選擇信號ms是邏輯“1”(參照圖4)，那么開關S1被閉合，而開關S2則斷開。在自調零模式(1)期間，設備30與任何前級31相分離(隔離的)。如果信號選擇信號ms是邏輯“0”(參照圖4)，那么開關S1斷開，開關S2被閉合。在該情況下設備30處于正常操作模式(2)。然而，該設備30具有最好是結合圖6中所示的實施例50來說明含義。這里在運算放大器42的輸入側僅需要兩個開關S3和S4。在自調零模式(1)中，開關S4斷開，而開關S3則被閉合。在自調零過程之后，開關S3斷開，而S4則被閉合。由于開關S4的存在，該50的增益變為A=R2R1+RS4,---(B)]]>其中RS4是開關S4的導通電阻。使用大尺寸的晶體管，可降低該影響，但是，最希望的是在正常操作模式(2)期間從前級51和級50之間的信號通道中完全除去開關S4，而在自調零模式(1)期間仍有必要把兩個級51和50隔離開。如果前級51(在圖6中不是完全可見的)中的運算放大器沒有配備成斷電模式，那么可以將兩個開關S5和S6添加到該運算放大器輸出側的輸出晶體管T1和T2，如圖6的左側所示。當開關S5和S6被閉合的時候，pMOS和nMOS輸出晶體管T1和T2都被關斷。開關S3也被關閉，這樣就使得運算放大器42的輸入端49與Vb相連。這樣，在自調零模式(1)期間兩個級50、51的隔離得到了保證。在正常操作模式(2)期間，開關S3、S5和S6都是斷開的，并且在信號通路中沒有閉合的開關。也就是說，因而不存在需要考慮的開關的導通電阻。如果完全去掉開關S4，那么項RS4就會從等式(B)中消失。如圖所示，如果前級51配備成斷電模式，或是如果輸出晶體管T1和T2配備有開關S5和S6，則開關S4是可以移除的。
如上所述，自調零過程能夠在通電時執行，或者如果需要的話，可以在任何要求更新的時間進行。所述自調零過程一結束，正常操作模式(2)就開始。為了節省電能，可以將比較器6、或76、或96、或106設計成當模式選擇信號ms是邏輯低的時候便關斷。
如上所述，時鐘信號(clk)和復位信號(rst)可以通過包括與門的邏輯單元34來加以組合。如果這兩個信號clk和rst在施加到SAR7的輸入端26、27之前與模式選擇信號ms進行了與操作，如圖3中所示，那么只要模式選擇信號ms是邏輯低，SAR 7就保持它在輸出端24的輸出狀態不變。在自調零過程完成后，階段1唯一保持運轉的電路元件會是DAC 8，DAC 8在正常操作模式期間單獨就確定了SZC單元3的功耗。這種電力節省特征是可選的。
下面來說明各種自調零實施例。在集成電路(IC)上，例如，典型的復合信號IC，可能使用了好幾十個的運算放大器。它們中的一些用于連續時間的應用并且它們的輸入偏移量也許是逼近臨界的，以至于在缺少后修整或自調零的情況下該規格不能容易地得以滿足，如在這里所提出的那樣。那么，自調零必須在所有那些臨界運算放大器上執行。如果運算放大器的數目是N，就必須添加總數為M＝N個SZC單元，每個臨界運算放大器添加一個SZC單元。這意味著會需要N個比較器、N個SAR、N個DAC等等。在圖7中描述了具有N＝3個運算放大器62和M＝3個SZC單元63的實施例60，也就是N＝M。這相當大地增加了總開銷。因此為了將開銷保持最小，如何有效使用資源就變得很重要了。在下面的部分中說明了不同的元件共享實施例。
在當前的上下文中，策略主旨在于，在保持到目前為止所說的實施例的高精度的同時使開銷最小化。基本概念是由盡可能多的運算放大器共享盡可能少的共用電路元件。另一個要考慮的因素是自調零過程所需要的時間(時鐘周期的數目)。如果使用K位DAC，就一級來說，自調零需要K個時鐘周期來完成。該論點只是對于與例如圖1、3、5或6中所描述的相似的實施例來說是正確的。因為元件共享，由于自調零必須以某種方式順序執行而不是同時地執行，所以自調零會需要更長的時間來完成。完成自調零過程所需的更長時間并不認為是大問題，并且當前上下文中的主要焦點是降低面積開銷。下面來說明三個基本的元件共享實施例。
(I)共享共用SZC單元在精確應用中，經常要求運算放大器處理全微分信號。這也許是這樣的情況，例如在IC中，其中在發射機的DAC部分之后需要一個微分平滑濾波器。代替單個全微分運算放大器，IC 70可以包括兩個傳統運算放大器71、72(OP1和OP2)，如圖8中所示。因為每一個運算放大器71、72具有它自己的偏移量(分別是Vof1和Vof2)，所以如果運算放大器71、72都具有零偏移量，那么合成微分運算放大器80就沒有偏移量。為了達到這點，可能必須要添加M＝2個SZC塊，每個運算放大器71、72添加一個SZC塊(如圖7中那樣)。但是，要注意只要Vof1＝Vof2，輸出偏移量就變為零。如果Vof1和Vof2都很小，并且如果該電路滿足除偏移量之外的所有要求，那么這是允許的。那么就只需要一個SZC單元73，如圖8中所示。自調零電壓Vc能夠被施加到所述兩個運算放大器中的一個(圖8中是OP2)，以便將開銷消減為一半。如圖所示在當前實施例中，輸出端74和75耦合在比較器76的輸入側上。
(II)共享共用比較器為了使等式(A)中的第二項可以忽略，SZC單元的比較器的固有偏移量必須比SAR的量化誤差低很多。這意味著符合條件的比較器可能占用了該IC的相當大的硅面積。因此希望對一些或所有運算放大器只使用一個比較器，如果運算放大器的數目(N)很大的話更是如此。在圖9中示出了共享共用比較器96的實施例90，其中N＝3且M＝1。SZC單元95包括N＝3個DAC 97.1至97.3和N＝3個SAR 98.1至98.3，但是只有一個比較器96。這個實施例能夠擴大為IC內有任何數目N個運算放大器。實施例90包括N＝3個運算放大器91至93。這里，所有運算放大器91至93共享一個共用比較器96。由于該共享，自調零一次只能在一個放大器級上執行。為了便于逐級的偏移量補償，添加了輸入開關S10和輸出開關S9。如以上結合圖5或圖6所描述的，可以獲得兩級之間的隔離。例如，為了在第一運算放大器91(OP1)上執行自調零，開關S9和S10都被放在位置1上。如果開關S9和S10都在這個位置上，就會獲得與圖1中所示電路相似的電路。如果與圖7的實施例相比，就N個運算放大器來說，能夠節省N-1個比較器。圖9示出了一般的情況，其中所有級不必處于級聯狀態。因此，每次對每一個運算放大器91至93進行自調零時，比較器96通過開關S9連接到一個運算放大器91至93的輸出端99.1至99.3。如果幾個運算放大器串聯連接，例如在高階濾波器中，因為每級的殘留誤差會積累，所以這樣的安排是不合適的。結合圖10來描述克服這個問題的解決方案。
(III)共享比較器和SAR如果在幾個運算放大器中共享SAR單元，那么就能實現更多的節省。圖10中的設備100使這成為可能。SZC單元105包括N＝3個DAC 107-109以及N＝3個D鎖存器110-112，但是只有一個SAR 104和一個比較器106。在這個實施例中，只有運算放大器103的輸出端113連在比較器106的一個輸入端上。比較器106的另一個輸入端與模擬接地相連。將它與圖9的設備90比較，輸入開關S10和輸出開關S9在這里不再需要。對于該原理進行簡單的論述，為N＝3個運算放大器101至103中的每一個設定一個K位DAC 107至109。因為SAR104在所有運算放大器101至103中共享，所以D鎖存器110至112必須插入到SAR 104和DAC 107至109之間以便存儲數據，其中D鎖存器110至112的真值表在下面給出了。

優選地，自調零過程開始于級聯中的最后一個運算放大器103，結束于第一運算放大器101。例如，為了補償在N＝3個放大器的鏈中的第二運算放大器，cp2信號被設置為邏輯高(而其它信號cp1和cp3被設置為邏輯低)，并且輸入開關S12被閉合。由于cp2為邏輯高，第二運算放大器102的附加鎖存器是透明的，所以SAR 104的輸出被直接施加到第二運算放大器的DAC 108。在第二級的自調零之后，cp2變成邏輯低，鎖存器111的輸出狀態保持到針對這個運算放大器102的下一個自調零發生。這種策略節省了N-1個比較器以及N-1個SAR，并且它阻止了每一個放大器級的殘留誤差的誤差積累。其缺點是需要N個D鎖存器110至112以及K位寬的數據總線113。圖10的原理可以擴展為任何數目(N)的運算放大器。
圖11中示出了一些重要的波形。這些波形可以結合圖10中的設備100來使用。圖11示出了信號clk、rst、cp1、cp2和cp3。
策略(I)只需要K個時鐘周期，而其它兩個策略(II)和(III)則需要K個時鐘周期的N倍。為了縮減所需的時間，可對運算放大器進行分組，并且對于每一組來說可以獨立選擇最好的策略。這個方法能夠在硅面積、所需時鐘周期時間以及功耗方面產生最好的性能。
在這里所提出的體系結構針對今天所需求的應用的因素，考慮到了要以小規模封裝的高性能、小功率電路。它很適合于濾波器、自動增益控制電路以及帶隙標準電路。
關鍵問題是，根據本發明，調零是自動進行的，且獨立于任何控制或管理電路。所需要的全部只是某種“觸發”用于特定運算放大器的自調零過程的模式選擇信號(例如，ms)。
提出了一種允許用于連續時間應用的自調零的電路技術。通過這里所提出的技術，在保持高精確度的同時能夠保持開銷最小。
本發明的一個優勢是它對開環或閉環內的運算放大器起作用。這里所提出的發明的另一個優勢是，補償過程只需要非常少的時鐘周期。
本發明的進一步的優勢是，在添加自調零裝置的時候只需要對現存電路進行非常少的修改。本發明允許高度的電路元件共享，如結合圖8至10中所給出的實例所說的那樣。根據本發明，例如可以共享SAR，導致縮減的費用和更小的由偏移量補償裝置所占用的硅面積。
本發明不要求像在美國專利5,397,944中所描述的偏移量校準方法那樣的特殊設計的電流DAC。在這里所提出的方案對所有種類的DAC起作用。這里所提出的方法能夠使用電流或電壓作為用于運算放大器的控制信號(Vc)。
當前發明能夠使用標準庫單元來實現，因此不需要特殊電路。
應當理解，為了清楚起見而在各個實施例的上下文中描述的本發明的各種特征也可以在單個實施例中以組合的形式提供。相反地，為了簡明而在單個實施例中描述的本發明的各種特種也可以單獨或以任何合適的子組合形式提供。
附圖和說明書中有已闡明的本發明的優選實施例，盡管使用了特定術語，但是如此給出的說明書是以一般和說明性的意義來使用術語的，而不是出于限制的目的而使用術語的。
權利要求
1.一種用于連續時間應用的設備(1；10；30；50；60；70；90；100)，包括運算放大器(2；42；62；71，72；91-93；101-103)以及用于降低所述運算放大器(2；42；62；71，72；91-93；101-103)的偏移量的自調零控制單元(3；43；63；73；95；105)，所述自調零控制單元(3；43；63；73；95；105)提供如下兩種操作模式(a)執行自調零過程的自調零操作以及(b)正常操作其中自調零控制單元(3；43；63；73；95；105)包括-比較器(6；76；96；106)，-逐次逼近寄存器(6；77；98.1-98.3；104)，以及-數模轉換器(8；78；97.1-97.3；107-109)。
2.如權利要求1所述的設備，其中所述自調零控制單元(3；43；63；73；95；105)可通過模式選擇信號(ms)在所述兩種模式之間加以切換。
3.如權利要求1所述的設備，包括在自調零操作期間使運算放大器(2；42；62；71，72；91-93；101-103)能與在所述運算放大器(2；42；62；71，72；91-93；101-103)之前的級(31；51)隔開的開關裝置(S1，S2；S3-S6)。
4.如權利要求2或3所述的設備，其中運算放大器(2；42；62；71，72；91-93；101-103)的偏移量可通過在數模轉換器(8；78；97.1-97.3；107-109)的輸出端(9；79)提供的輸出電壓(Vc；Vc1-Vc3)加以調節。
5.如權利要求1或2所述的設備，其中比較器(6；76；96；106)包括第一輸入節點和第二輸入節點(22)，第一輸入節點與運算放大器(2；42；62；71，72；91-93；101-103)的輸出端(4；44；75；99.1-99.3；113)相連，而第二輸入節點(22)可與參考電壓(Vb)或模擬接地相連。
6.如權利要求1或2所述的設備，其中在模式選擇信號(ms)變為邏輯零的時候關斷比較器(6；76；96；106)。
7.如權利要求3所述的設備，其中切換裝置(S1，S2，S3-S6)包括可通過模式選擇信號(ms)或反相的模式選擇信號(ms)來切換的開關。
8.如前述權利要求中的任一所述的設備，其中由兩個或更多的運算放大器(71，72；91-93；101-103)共享比較器(76；96；106)和優選地共享逐次逼近寄存器(77；104)。
9.集成電路(IC)，優選地，復合信號集成電路，包括N個具有必須被降低的過量偏移量的運算放大器(62；71，72；91-93；101-103)，以及M個用于降低所述運算放大器(62；71，72；91-93；101-103)的偏移量的自調零控制單元(63；73；95；105)，N≥M，所述自調零控制單元(63；73；95；105)提供以下兩種操作模式(c)執行自調零過程的自調零操作以及(d)正常操作其中，M個自調零控制單元(63；73；95；105)中的至少一個包括-比較器(76；96；106)，-逐次逼近寄存器(77；98.1-98.3；104)，以及-數模轉換器(78；97.1-97.3；107-109)。
10.如權利要求10所述的集成電路(60)，N＝M。
11.如權利要求10所述的集成電路(60)，M＝1，其中所述自調零控制單元(95)包括-一個比較器(96)，-N個逐次逼近寄存器，以及-N個數模轉換器。
12.如權利要求10所述的集成電路(100)，M＝1，其中所述自調零控制單元(105)包括-一個比較器(106)，-一個逐次逼近寄存器(104)，-N個數模轉換器，以及-N個D鎖存器(110-112)。
13.一種用于在集成電路中執行自調零過程的方法，該集成電路包括具有必須通過自調零過程來降低的過量偏移量的運算放大器(2；42；62；71，72；91-93；101-103)，以及用于降低運算放大器(2；42；62；71，72；91-93；101-103)的偏移量的自調零控制單元(3；43；63；73；95；105)，所述方法包括如下步驟-將模式選擇信號(ms)施加到自調零控制單元(3；43；63；73；95；105)上，-將運算放大器(2；42；62；71，72；91-93；101-103)的輸出信號與參考電壓(Vb)相比較，以便提供相應的模擬信號，-將該模擬信號提供給逐次逼近寄存器(7；77；104)的輸入端(23；83)，以便該模擬信號被轉化為數字信號，所述數字輸出信號表示所述模擬信號的值，-將該數字信號施加于數模轉換器(8；78；97.1-97.3；107-109)，以產生模擬輸出信號(Vc)，-將該模擬輸出信號(Vc)施加于運算放大器(2；42；62；71，72；91-93；101-103)的節點。
14.如權利要求13所述的方法，其中在執行自調零過程的時候所述運算放大器(2；42；62；71，72；91-93；101-103)與集成電路的前級相隔開。
15.如權利要求13或14所述的方法，其中自調零過程是在通電事件之后執行的。
全文摘要
一種用于連續時間應用的設備(1)，其包括運算放大器(2)和用于降低該運算放大器(2)的偏移量的自調零控制單元(3)。該自調零控制單元(3)提供自調零操作模式和正常操作模式。它包括比較器(6)、逐次逼近寄存器(7)以及數模轉換器(8)。
文檔編號H03F1/26GK1748362SQ200480003958
公開日2006年3月15日 申請日期2004年1月28日 優先權日2003年2月11日
發明者王振華 申請人:皇家飛利浦電子股份有限公司