專利名稱：模一數變換電路的制作方法
技術領域：
本發明涉及具有多級管道或(分級快速)結構的模一數變換電路。
背景技術：
近年來隨著視頻信號的數字處理技術的進展，增大了對視頻信號處理應用的模一數變換電路(A/D變換器)的需要。視頻信號處理用的模一數變換電路中由于要求高速變換動作，以往廣泛采用2級快速(2級并聯)方式。
然而，隨著變換位數的增大，用2級快速方式得不到充分高的變換精度，因此開發了具有多級管道(分級快速)結構的模一數變換電路(例如特開平11-88172號公極)。
圖12示出以往的模一數變換電路的結構框圖。圖12的模一數變換電路101具有10位4級管道結構。
圖12中的模一數變換電路101由采樣保持電路102、第1～第4級電路103～106、多個鎖存電路107以及輸電路108所構成。
第1級(初級)電路103包括子A/D變換器109、D/A變換器110、運算放大器111a、減法電路112以及運算放大器113。減法電路112及運算放大器113構成差分放大器114。第2級及第3級電路104、105包括子A/D變換器109、D/A變換器110、運算放大器111、減法電路112以及運算放大器113。第1級～第3級電路103～105中，減法電路112及運算放大器113構成差分放大器。
如后面所述，第1級電路103內的運算放大器111a的增益為1，作為采樣保持電路動作。第1級電路103內的運算放大器113以及第2級、第3級電路104、105內的運算放大器111、113的增益為2。第4級(末級)電路106只包括子A/D變換器109。
第1級電路103是4位結構，第2～4級電路104～106分別是2位結構。第1～3級電路103～105中相同地設定子A/D變換器109及D/A變換器110的位數(位結構)。
以下，說明圖12為模一數變換電路101的動作。采樣保持電路102對模擬輸入信號Vin進行采樣并保持一定時間。采樣保持電路102輸出的模擬輸入信號Vin轉送到第1級電路103。
第1級電路103中，子A/D變換器109對模擬輸入信號Vin進行A/D變換。作為子A/D變換器109的A/D變換結果的上位4位的數字輸出(29、28、27、26)轉送到D/A變換器110，并通過4個鎖存電路7轉送到輸出電路108。D/A變換器110將子A/D變換器109的A/D變換結果即上位4位的數字輸出變換為模擬信號。
另一方面，運算放大器111a對模擬輸入信號Vin進行采樣并保持一定時間。減法電路112將運算放大器111a輸出的模擬輸入信號Vin與D/A變換器110的D/A變換結果進行相減計算。運算放大器113對減法電路的輸出進行放大。運算放大器113的輸出轉送到第2級電路104。
在第2級電路104中，對第1級電路103的運算放大器113輸出進行A/D變換。子A/D變換器109的A/D變換結果轉送到D/A變換器110，并通過3個鎖存電路7轉送到輸出電路108。這樣得到來自第2級電路104的中上位2位的數字輸出(25、24)。
另一方面，運算放大器111對第1級電路103的運算放大器113的輸出進行放大。減法電路112對運算放大器111的輸出與D/A變換器110的D/A變換結果進行相減計算。運算放大器113對減法電路112的輸出進行放大。運算放大器113的輸出轉送到第3級電路105。
在第3級電路105中。對第2級電路103的運算放大器113的輸出進行與第2級電路104相同的動作。這樣從第3級電路105得到中下位2位數字輸出(23、22)。
在第4級電路106中，A/D變換器109對第3級電路105的運算放大器113的輸出進行A/D變換，得到下位2位的數字操作(21、20)。
第1級～4級電路103～106的數字輸出經過積各鎖存電路107同時到達輸出電路108。也就是說，各鎖存電路107為提取各電路103～106的數字輸出的同步而設。
輸出電路108必要時校正處理后并聯輸出與模擬輸入信號Vin對應的10位數字輸出Dout。
這樣，在具有多級管理道式結構的模擬——數字變換電路中，利用管道處理及在各級的放大功能，可實現高速的通過量(變換頻率)及高精度(高分辨力)。因此，以幾MHZ～100MHZ的變換頻率動作的高精度具高速的8～12位結構的模一數變換電路廣泛地用于數字視頻信號處理、數字通信處理等用途中。
然而，在具有上述多級管理道式結構的模一數變換電路中，面積效率不高。

發明內容
本發明的目的在于提供能省面積化的模一數變換電路。
按照本發明的一個方面的模一數變換電器，包括有第1及第2節點的第一電路，將輸入的模擬信號及第2節點的第1電路，將輸入的模擬信號之一選擇性提供到第1節點的轉換器，控制轉換器的控制裝置，第1電路包括將來自第1節點的模擬信號變換為數字信號的第一模一數變換器，將第1模一數變換器輸出的數字信號變換成模擬信號的第1數一模變換器，將來自第1節點的模擬信號與第1數模變換器輸出的模擬信號的差分進行放大并輸出到第2節點的第1差分放大器，控制裝置控制轉換器使在輸入的模擬信號提供到第1節點之后，第1模一數變換器的變換動作、第1數一數模變換器的變換動作以及第1差分放大器的放大動作被執行規定的循環次數。
本發明的模一數變換電路中，輸入的模擬信號被提供到第1節點后，在第1電路中，第1模一數變換器的變換動作、第1數一模變換器的變換動作以及第1差分放大器的放大動作被執行規定的循環次數。這樣，每次循環以前第1電路內的第1模一數變換器依次輸出數字信號。
這樣一來，通過反復使用第1電路實現與多級管道結構同樣的處理。從而實現省面積化。
此外，通過利用轉換器的控制來變更第1電路進行的循環次數，可容易地變更位分辨力。從而用同一硬件結構容易地實現有不同的位分辨力的模一數變換電路。
第1電路也可以進一步包括放大第1節點的模擬信號并提供驗第1差分放大器的第1運算放大器。
這種情況下，由于第1電路內設置第1運算放大器及第1差分放大器，故能降低每1級放大器的環路參數，并降低每1級放大器的負荷容量。這樣，各放大器的臨界工作頻率變高。結果不但提高各放大器的性能，而且可保持高的變換動作并提高變換速度。
此外，在第1電路的各循環中，可以并行地進行第1運算放大器的放大動作及第1模一數變換器的變換動作與第1差分放大器的放大動作及第1數一模變變換器的變換動作。這樣，在各循環的第1運算放大器的放大動作、第1模一數變換器的變換動作，第1數一模變換器的變換動作以及第1差分放大器的放大動作的時序得以緩和。
模一數變換電路也可以通過轉換器包括設置于第1電路的前級至少1級的第2電路包括將輸入的模擬信號變換為數字信號的第2模一數變換器，將從第2模一數變換器輸出的數字信號變換為模擬信號的第2數一模變換器，將輸入的模擬信號與第2數一模變換器輸出的模擬信號的差分進行放大并通過轉換器輸出到第1電路的第2差分放大器。
這種情況下，模擬信號輸入第2電路，第2模一數變換器的變換動作、第2數一模變換器的變換動作以及第2差分放大器的放大動作被實行。從第2差分放大器輸出的模擬信號通過轉換器輸入到第1電路，第1電路中，第1模一數變換器的變換動作、第1數一模變換器的變換動作以及第1差分放大器的放大動作被進行規定的循環次數。這樣，從第2電路內的第2模一數變換器輸出數字信號，在每個循環從第1電路內的第1模數變換器依次輸出數字信號。
這樣，利用第2電路及第1電路的并列動作實現多級管道或結構。
第2電路也可進一步包括放大輸入的模擬信號并提供到第2差分放大器的第2運算放大器。
這種情況下，由于第2電路內設置第2運算放大器及第2差分放大器，故能降低每人級放大器的環路參數，并降低每1級放大器的負荷容量。這樣，各放大器的監界工作頻率變高。結果不但提高各放大器的性能，而且可保持高的變換動作并提高變換速度。
此外，在第2電路中，可以并行地進行第2運算放大器的放大動作及第2模一數變換器的變換動作與第2差分放大器的放大動作及第2數一模變換器的變換動作。這樣，在第2電路中，第2運算放大器的放大動作、第2模一數變換器的變換動作、第2數一模變換器的變換動作以及第2差分放大器的放大動作的時序得以緩和。
控制裝置也可包括發生時鐘信號及控制信號的信號發生器，第1電路的第1模數變換器、第1數一模變換器以及第1差分放大器響應于信號發生器發生的時鐘信號進行動作，轉換器響應于信號發生器發生的控制信號，轉換將輸入的模擬信號提供給第1節點的狀態與將第2節點的模擬信號提供給第1節點的狀態。
這種情況下，響應于時鐘信號，第1電路的第1模一數變換器、第1數一模變換器以及第1差分放大器的動作被實行，響應于控制信號，轉換器轉換成將輸入的模擬信號提供給第1節點的狀態。這樣，第1電路中，第1模數變換器的變換動作、第1數一模變換器的變換動作以及第1差分放大器的放大動作被進行規定的循環次數，實現為多級管道結構。
控制信號具有第1頻率，時鐘信號具有第1頻率的整數倍的第2頻率也可以。
控制裝置也可進一步包括變更信號發生器發生的時鐘信號頻率的變更裝置。
這種情況下，通過利用變更裝置變更時鐘信號頻率，能容易地變更第1電路實行的循環次數。這樣，能容易地變更位分辨力。
信號發生器包括有公頻器的相位同步環路，變更裝置包括設空相位同步環路的分頻器的分頻比的分頻比設安裝置也可以。
這種情況下，通過利用分頻比設定裝置設定相位同步環路的分頻器的分頻比，可容易地變更時鐘信號的頻率，變更位分辨力。
控制裝置也可包括發生第1及第2時鐘信號及控制信號的信號發生器。第1電路的第1模一數變換器、第1數一模變換器以及第1差分放大器響應于信號發生器發生的第1時鐘信號進行動作，第2電路的第2模一數變換器、第2數模變換器以及第2差分放大器響應于信號發生器發生的第2時鐘信號進行動作，轉換器響應于信號發生器發生的控制信號，轉換將第1電路的第1差分放大器輸出的模擬信號提供給第1節點的狀態、與將第2節點的模擬信號提供給第1節點的狀態。
這種情況下，響應于第1時鐘信號，第1電路的第1模一數變換器，第1數一模變換器以及第1差分放大器的動作被實行，響應于第2時鐘信號，第2電路的第2模一數變換器，第2數一模變換器以及第2差分放大器的動作被實行，響應于控制信號，轉換器轉換成將第1電路的第1差分放大器輸出的模擬信號提供給第1節點的狀態，與將第2節點的模擬信號提供給第1節點的狀態。與將第2節點的模擬信號提供給第1節點的狀態。這樣，在第2電路中，第2模一數變換器的變換動作、第2數一模變換器的變換動作以及第2差分放大器的放大動作并行地被實行，第1電路中，第1模一數變換器的變換動作、第1數一模變換器的變換動作以及第1差分放大器的放大動作進行規定的循環次數，實現多級管道結構。
控制信號具有第1頻率，第1時鐘信號具有第1頻率的整數倍的第2頻率，第2時鐘信號具有第1頻率也可以。
控制裝置也可進一步包括變更信號發生器發生的第1時鐘信號的頻率的變更裝置。
這種情況下，通過利用變更裝置變更第1時鐘信號頻率，可容易地變更第1電路實行的循環次數。這樣，可容易地變更位分辨力。
信號發生器包括具有分頻器的相位同步環路，變更裝置包括設定所述相位同步環路的分頻器的分頻比的分頻比設定裝置也可以。
這種情況下，通過利用分頻比設定裝置設定相位同步環路的分頻器的分頻比，可容易地變更第1時鐘信號的頻率，變更位分辨力。
按照本發明的另一個方面的模一數變換方法，包括下述步驟將第1模擬信號變換成第1數字信號的步驟，將所述第1數字信號變換成第2模擬信號的步驟，將所述第1模擬信號與所述第2模擬信號的差分進行放大并生成第3模擬信號的步驟，將所述第3模擬信號變換成第2數字信號的步驟，將所述第2數字信號變換成第4模擬信號的步驟，將所述第3模擬信號與所述第4模擬信號的差分進行放大并生成第5模擬信號的步驟；用共用的模一數變換器，進行變換所述第1模擬信號的步驟和變換所述第3模擬信號的步驟，用共用的模一數變換器，進行變換所述第1數字信號的步驟和變換所述第2數字信號的步驟，用共用的模一數變換器，進行放大所述第1模擬信號與所述第2模擬信號的差分的步驟和放大所述第3模擬信號與所述第4模擬信號的差分的步驟。


圖1示出本發明的一實施形態的模一數變換電路結構的框圖。
圖2為用來說明圖1的模一數變換電路的動作的定時圖。
圖3為示出本發明的另一實施形態的模數變換電路結構的框圖。
圖4為用來說明圖3的模一數變換電路的動作的定時圖。
圖5示出圖1及圖3的模一數變換電路的信號發生器的主要部的結構框圖。
圖6為圖1的模一數變換電路的差分放大器的電路圖。
圖7為用來說明圖6的差分放大器的動作的定時圖。
圖8示出圖1的模一數變換電路的子A/D變換器的結構電路圖。
圖9為用于圖8的子A/D變換器的差動型電壓比較器的電路圖。
圖10為用于說明圖9的電壓比較器的動作的定時圖。
圖11為圖1的模一數變換電路的子A/D變換器及D/A變換器的電路圖。
圖12為以往的模一數變換電路的結構框圖。
具體實施例方式
圖1示出本發明一實施形態的模一數變換電路結構的框圖。
圖1的模一數變換電路100包括第1級電路ST1第2級電路ST2、開關SW1、SW2以及信號發生器30。
第1級電路ST1包括運算放大器1、子A/D變換器7、D/A變換器8、減法電路5以及運算放大器2。減法電路及運算放大器2構成差分放大器。第2級電路ST2包括運算放大器3、子A/D變換器9、D/A變換器10、減法電路6以及運算放大器4。減法電路6及運算放大器4構成差分放大器。
第1級電路ST1內的運算放大器1、2及第2級電路內的運算放大器3、4的增益分別為2。運算放大器1時增益也可以為1。第1級電路ST1的子A/D變換器7是4位結構，第2級電路ST2的子A/D9是(2位+冗余1位)結構。以下不考慮冗余位地進行說明。
信號發生器30發生時鐘信號CLK1、CLK3以及控制控制信號SW。時鐘信號CLK1的頻率為FS，時鐘信號CLK3的頻率為CLK1的3倍即3FS。控制信號SW的頻率與時鐘信號CLK1的頻率FS相等。
第1級電路ST1內的運算放大器1、子A/D變換器7，D/A變換器8發及運算放大器2響應于時鐘信號CLK1進行動作。第2級電路ST2內的運算放大器3、子A/D變換器9、D/A變換器10以及運算放大器4響應于時鐘信號CLK3進行動作。開關SW1、SW2響應于控制信號SW相應于通/斷。
模擬信號Vin提供到輸入端子In上。后者將模擬信號Vin輸入到第1級電路ST1內的運算放大器1及子A/D變換器7。后者對模擬信號Vin進行A/D變換，并輸出A/D變換結果的4位的數字信號，同時將它提供給D/A變換器8。后者對子A/D變換器7提供的4位的數字信號進行D/A變換，并輸出模擬信號VDA。
另一方面，運算放大器1對輸入端子In的模擬信號Vin進行采樣、放大并輸出。減法電路5對運算放大器1輸出的模擬信號Vin與D/A變換器8輸出的模擬信號VDA進行相減運算。運算放大器2對減法電路5的輸出信號進行放大并輸出模擬信號Vout，當開關SW1開通時，Vout提供給第2級電路ST2的輸入節點NI。
輸入節點NI的模擬信號輸入到第2級電路ST2內的運算放大器3及子A/D變換器9。后者對模擬信號進行A/D變換，并輸出A/D變換結果的2位的數字信號，同時將它提供給D/A變換器10。后者對子A/D變換器9提供的2位數字信號進行D/A變換，并輸出模擬信號。
另一方面，運算放大器3對輸入節點NI的模擬信號進行采樣，放大并輸出。減法電路6對運算放大器3輸出的模擬信號與D/A變換器10輸出的模擬信號進行相減運算。運算放大器4對減法電路6的輸出信號進行放大并輸出模擬信號。當開關SW2開通時，運算放大器4輸出的模擬信號提供給輸入節點NI。
本實施形態中，第2級電路ST2相當于第1電路，第1級電路ST1相當于第2電路。開關SW1、SW2相當于轉換器，信號發生器30相當于控制裝置。又，子A/D變換器9相當于第1模一數變換器，D/A變換器10相當于第1運算放大器，差分放大器4a相當于第1差分放大器。又，子A/D變換器7相當于第2模一數變換器，D/A變換器8相當于第2數一模變換器，運算放大器1相當于第2運算放大器，差分放大器2a相當于第2差分放大器。
以下參照圖2說明圖1的模一數變換電路100的整體動作。圖2為用來說明圖1的模一數變換電路100的動作的時序圖。
圖2中，AMP表示放大動作，AZ表示自動零(Auto Zero)，SMP表示采樣動作。這是，所謂自動零動作是指使運算放大器的一對輸入端子間的電位差為0的動作。
在期間T1-T5，控制信號SW成低電平。由此，開關SW1關斷、開關SW2開通。
首先，在期間T1～T3，時鐘信號CLK1為高電平。這樣，第1級電路ST1內的運算放大器1進行放大動作，子A/D變換器7進行A/D變換動作。這時，子A/D變換器7輸出上位4位的數字信號D9-D6。這時，運算放大器2進行自動零動作及采樣動作。又，D/A變換器8的輸出為不定。
其次，在期間T4～T6，時鐘信號CLK1為低電平。這樣，第1級電路ST1內的運算放大器1進行自動零動作及采樣動作，子A/D變換器7進行自動零動作及采樣動作。這時，運算放大器2進行放大動作，D/A變換器8進行D/A變換動作。從D/A變換器8輸出的模擬信號確定。
在期間T6～T7，控制信號SW2關斷。因而，從第1級電路ST1內的運算放大器2輸出的模擬信號通過開關SW1提供給第2級電路ST2的輸入節點NI。
接著說明第2級電路ST2的動作。首先在期間T6，時鐘信號CLK3為高電平。這樣，第2級電路ST2內的運算放大器3進行自動零動作及采樣動作，子A/D變換器9進行自動零動作采樣動作。這時，運算放大器4進行放大動作，D/A變換器10進行D/A變換動作。
其次，在期間T7，時鐘信號CLK3為低電平。這樣，第2級電路ST2內的運算放大器3進行放大動作，子A/D變換器9進行A/D變換動作。這時，子A/D變換器9輸出中上位2位的數字信號D5、D4。此時，運算放大器4進行自動零動作及采樣動作，D/A變換器10的輸出為不定。
在期間T8～T11，控制信號SW為低電平。這樣，開關SW1關斷，開關SW2開通。結果，第2級電路ST2內的運算放大器4輸出在輸出節點NO的模擬信號通過開關SW2提供給輸入節點NI。
首先在期間T8，時鐘信號CLK3為高電平。這樣，第2級電路ST2內的運算放大器3進行自動零動作及采樣動作，子A/D變換器9進行自動零及采樣動作。這時，運算放大器4進行放大動作，D/A變換器10進行D/A變換動作。這樣，運算放大器4輸出到輸出節點的模擬信號通過開關SW2提供給輸入節點NI。
其次在期間T9，時鐘信號CLK3為低電平。這樣，第2級電路ST2內的運算放大器3進行放大動作，子A/D變換器9進行A/D變換動作。這時從A/D變換器9輸出中下位2位的數字信號D3、D2。此時，運算放大器4進行自動零動作及采樣動作，D/A變換器10的輸出為不定。
再次在期間T10，時鐘信號CLK3為高電平。這樣，第2級電路ST2內的運算放大器3進行自動零動作及采樣動作，子A/D變換器9進行自動零動作及采樣動作。這時，運算放大器4進行放大動作，D/A變換器10進行D/A變換動作。這樣，運算放大器4輸出在輸出節點NO的模擬信號通過開關SW2提供給輸入節點NI。
接著在期間T11，時鐘信號CLK3成為低電平。這樣，第2級電路ST2內的運算放大器3進行放大動作，子A/D變換器9進行A/D變換動作。這時，從子A/D變換器9輸出下位2位的數字信號D1、D0。此時，運算放大器4進行自動零動作及采樣動作，D/A變換器10的輸出為不定。
如上所述，本實施形態的模一數變換電路100中，從第1級電路ST1輸出上位4位的數字信號D9-D6，從第2級電路ST2依次輸出中上位2位的數字信號D5、D4，中下位2位的數字信號D3、D2，以及下位2位的數字信號D1、D0。這樣，利用2級電路ST1、ST2實現10位4級管道結構。從而實現了省面積化的目的。
圖3示出本發明的另一實施形態的模一數變換電路的結構框圖。
圖3的模一數變換電路100a，包括電路ST0、開關SW1、SW2以及信號發生器30。
電路ST0包括運算放大器11、子A/D變換器14、D/A變換器15，減法電路13以及運算放大器12。減法電路及運算放大器12構成差分電路。
電路ST0內的運算放大器11、12的增益分別為4。電路ST0的子A/D變換器14是4位結構。
信號發生器30發生時鐘信號CLK1、CLK3及控制信號SW。時鐘信號CLK1的頻率是FS，時鐘信號CLK3的頻率是時鐘信號CLK1的頻率FS的3倍即3FS。控制信號SW的頻率與時鐘信號CLK1的頻率FS相等。
電路ST0內的運算放大器11、子A/D變換器14、D/A變換器15以及運算放大器12響應于時鐘信號CLK3進行動作。開關SW1、SW2響應于控制信號SW進行相應的開通/關斷。
模擬信號Vin提供到輸入端子In。輸入端子In的模擬信號Vin當開關SW1開通時輸入到ST0內的運算放大器11及子A/D變換器14。后者對模擬信號Vin進行A/D變換，輸出變換結果4位的數字信號，同時將它提供給D/A變換器15。后者對其進行D/A變換，輸出模擬信號。
另一方面，運算放大器11對輸入節點NI的模擬信號采樣及放大并輸出。減法電路13對運算放大器11輸出的模擬信號與D/A變換器15輸出的模擬信號進行相減運算。運算放大器12對減法電路13的輸出信號放大并輸出模擬信號。運算放大器12輸出的模擬信號在開關SW2開通時提供到輸入節點NI。
本實施形態中，電路ST0相當于第1電路，開關SW1、SW2相當于轉換器，信號發器30相當于控制裝置。又，子A/D變換器14相當于第1模一數變換器，D/A變換器15相當于第1數一模變換器，運算放大器11相當于第1運算放大器，差分放大器12a相當于第1差分放大器。
下面，參照圖4說明圖3的模一數變換電路100a的整體動作。圖4為用來說明圖3的模一數變換電路100a的動作的時序圖。
圖4中，AMP表示放大動作，AZ表示自動零動作，SMP表示采樣動作。
在期間T1-T2，控制信號SW為高電平。這樣，開關SW1開通，開關SW2關斷。因而，提供給輸入端子IN的模擬信號Vin通過開關SW1加到輸入節點NI。
首先，在期間T1，時鐘信號CLK3為高電平。這樣，電路ST0內的運算放大器11進行自動零動作及采樣動作，子A/D變換器14進行自動零動作及采樣動作。這時，運算放大器12進行放大動作，D/A變換器15的輸出為不定。
其次在期間T2，時鐘信號CLK3為低電平。這樣，電路ST0內的運算放大器11進行放大動作，子A/D變換器14進行A/D動作。這時，從子A/D變換器14輸出上位4位的數字信號D9～D6。
其次在期間T3-T6，控制信號SW為低電平。這樣，開關SW2開通。因而，運算放大器12輸出在輸出節點NO的模擬信號通過開關SW2提供給輸入節點NI。
進行D/A變換動作。結果，運算放大器12輸出在輸出節點NO的模擬信號通過開關SW2提供到輸入節點NI。
首先在期間T3，時鐘信號CLK3成高電平。這樣，電路ST0內的運算放大器11進行自動零動作及采樣動作，子A/D變換器14進行自動零動作及采樣動作。這時，運算放大器12進行放大動作，D/A變換器15進行D/A變換動作。結果，運算放大器12輸出在輸出節點NO的模擬信號通過開關SW2提供到輸入節點NI。
其次在期間T4，時鐘信號CLK3成低電平。這樣，電路ST0內的運算放大器11進行放大運作，子A/D變換器1進行A/D變換動作。這時，從子A/D變換器15輸出中位3位的數字信號D5-D3及冗余1位。此時，運算放大器12進行自動零動作及采樣動作，D/A變換器15的輸出為不定。
再在期間T5，時鐘信號CLK3為高電平。這樣，電路ST0內的運算放大器11進行自動零動作及采樣動作，子A/D變換器14進行自動零動作及采樣動作。這時，運算放大器12進行放大動作，D/A變換器15進行D/A變換動作。結果，運算放大器12輸出在輸出節點NO的模擬信號通過開關SW2提供給輸入節點NI。
接著在期間T6，時鐘信號CLK3為低電平。這樣，電路ST0內的運算放大器11進行放大動作，子A/D變換器14進行A/D變換動作。這時，從子A/D變換器14輸出下位3位的數字信號D2-D0及冗余1位。此時，運算放大器12進行自動零動作及采樣動作，D/A變換器15的輸出為不定。
如上所述，本實施形態的模一數變換電中100a中，從1級電路ST0依次輸出上位4位的數字信號D9-D6，中位3位的數字信號D5-D3以及下位3位數字信號D2-D0。這樣，利用1級電路ST0實現10位的3級管道結構。因而實現省面積化的目的。
上述實施形態中，在各級電路ST1、ST2、ST0設置2級運算放大器1、2、3、4或11、12，然而各級電路中也可設置1級運算放大器或3級以上的運算放大器。
圖5示出圖1信圖3的模一數變換電路100、100a的信號發生器30的主要結構的框圖。
圖5的信號發生器30包括相位比較器31、VCO(壓控振蕩器)32、1/N分頻器33、1/2分頻器34以及寄存器35。寄存器35中預先存入值N。這里，值N是任意的正整數。設定值N用的控制信號RC從寄生器35提供給1/N分頻器33。
相位比較器31比較頻率FS的時鐘信號CLK1的相位與1/N分頻器33的輸出信號的相位，將與相位差相對應的控制電壓提供給VCO32。VCO32輸出具有與控制電壓對應的頻率的振蕩信號即1/2分頻器34及1/N分頻器33。1/N分頻器對VCO32輸出的振蕩信號進行1/N分頻，將往1/N分頻的輸出信號提供給相位比較器31。1/2分頻器對VCO32輸出的振蕩信號作1/2分頻，往1/2分頻的振蕩信號作為時鐘信號CLKn輸出。時鐘信號CLKn具有時鐘信號CLK1的n倍的頻率nFS。N＝N/2。
例如，設定N＝2到1/N分頻器33的寄存器時，時鐘信號CLKn的頻率就成為FS，將N＝4設定到1/N分頻器33的寄存器時，時鐘信號CLKn的頻率就成為2FS，設定N＝6時，時鐘信號CLKn的頻率就成為3FS，設定N＝8時，時鐘信號CLKn的頻率就成為4FS。圖1及圖3的例表示N＝6的情況。
圖1的模一數變換電路100中，通過設定以1/N分頻器33的值N為2來設定時鐘信號CLKn的頻率為FS的情況下，第1級電路ST1有4位結構，第2級電路ST2有(2位+冗余1位)結構，實現6位的管道結構。又，通過設定以1/N分頻器33的值N為4來設定時鐘信號CLKn的頻率為2FS的情況下，第1級電路ST1有4位結構，第2級電路ST2的第1及第2循環有(2位+冗余1位)結構，實現8位的管道結構。又，通過設定以1/N分頻器33的值N為8來設定時鐘信號CLKn的頻率為4FS的情況下，第1級電路ST1有4位結構，第2級電路ST2的第1-第4循環有(2位+冗余1位)結構，實現12位的管道結構。
圖3的模一數變換電路100a中，通過設定以1/N分頻器33的值N為2來設定時鐘信號CLKn的頻率為FS的情況下，電路ST0的4位結構，實現4位的管道結構。又，通過設定以1/N分頻器33的值N為4來設定時鐘信號CLKn的頻率為2FS的情況下，電路ST0的第1循環有(3位+冗余1位)結構，實現7位的管道結構。又，通過設定以1/N分頻器33的值N為8來設定時鐘信號CLKn的頻率為4FS的情況下，電路ST0的第2-第4循環有(3位+冗余1位)結構，實現13位的管道結構。
這樣，在圖1及圖3的模一數變換電路100、100a中，通過任意地設定1/N分頻器33的分頻比，可容易地變更位分辨力。從而用同一硬件結構具有不同位分辨力的模一數變換電器。
相位比較器31、VCO32及1/N分頻器33構成相位同步環路，1/N分頻器33相當于分頻器33。又，寄存器35相當于分頻比設定裝置。
圖6為圖1為模數變換電路100的差分放大器2a的電路圖。圖6的差分放大器2a是完全差動方法的相減運算放大電路。
圖6的差分放大器2a中，運算放大器20的正向輸入蕩與節點N15之間連接電容器21，反向輸入端與節點16之間連接電容器22。
節點15通過開關SW11連接節點11，并通過開關SW13連接節點13。節點16通過開關SW12連接節點12，并通過開關SW14連接節點14。
運算放大器20的反相輸出端子連接節點NO1，并通過電容器23連接正相輸入端子。運算放大器20的正相輸出端子連接節點NO2，并通過電容器2連接反相輸入端子。
運算放大器20的正相輸入端子通過開關SW15連接到接受基準電壓Vag的基準端子，反相輸入端子通過開關SW17連接基準端子。運算放大器20的反相輸出端子通過開關18連接基準端子。節點NO1、NO2分別通過電容器25、26接地。
開關SW11-SW18利用CMOS開關來構成。這些開關SW11、SW18由控制信號SW或其反相信號控制。
該差分放大器2a中被提供有輸入端子In的模擬信號Vin及D/A變換器8的D/A變換結果即模擬信號VDA。也就是說，節點N11、N12上分別加上模擬信號Vin(+)、Vin(-)。這里是Vin＝Vin(+)-Vin(-)。節點N13、N14上分加上模擬信號VDA(+)、VDA(-)。這里VDA＝VDA(+)-VDA(-)。節點NO1上出現模擬信號Vout(+)，節點NO2上出現模擬信號Vout(-)。這是，Vout＝Vout(+)-Vout(-)。
以下參照圖7說明圖6的差分放大器2a的動作。圖7為用來說明圖6的差分放大器2a的動作的時序圖。這是，設電容器23、24的容量值為C，電容器21、22的容量值為KC。K為常數。
當自動零動作及采樣動作時，開關SW11、SW12、SW15-SW18開通，天關SW13、SW14關斷。這樣，運算放大器20的正相輸入端子和反相輸入端子為等電位，反相輸出端子和正相輸出端子的等電位，反相輸出端子和正相輸出端子為等電位。又，模擬信號Vin(-)通過開關SW11輸入到節點N15，模擬信號Vin(-)通過開關SW12輸入到節點N16。即，模擬信號Vin(+)、Vin(-)被采樣。
其后，開關SW15-SW18關斷，接著開關SW11、SW12關斷。此刻，模擬信號Vin(+)、Vin(-)分別保持在電容器21、22。
放大動作時，開關SW13、SW14開通。這樣，模擬信號VDA(+)通過開關S。W13輸入到點節N15，模擬信號VDA(-)通過開關SW14輸入到點節N16。結果，模擬信號Vin(+)與模擬信號VDA(+)的差被放大K倍，同時模擬信號Vin(-)與模擬信號VDA(-)的差被放大K倍。由此，節點NO1出現模擬信號Vout(+)，節點NO2出現模擬信號Vout(-)。節點NO1、NO2間的電壓(模擬信號Vout)用下式表示。
Vout＝Vout(+)-Vout(-)＝[{Vin(+)-VDA(+)}-{Vin(-)-VDA(-)}]·K＝(Vin-VDA)·K又，圖1的差分放大器4a和圖3的差分放大器12a的結構與動作也與圖6和圖7所示的差分放大器2a的結構與動作相同。
圖8示出圖1的模一數變換電路的子A/D變換器7的結構電路圖。圖8的子A/D變換器7是全并比較(快速)方式子A/D變換器。
圖8的子A/D變換器7由n個電阻R、n個電壓比較器D1-Dn以及編碼器70所構成。
所有的電阻R有相同的電阻值，串聯連接于接受高電位側基準電壓VRT的節點N31與接受低電位側基準電壓VRB的節點N32之間。這里，設節點N32與節點N31之間的n個電阻R間的節點N41-N4n的電位分別為VR(1)-VR(n)。
各電壓比較器D1-Dn的正相輸入端子上加上模擬信號Vin。又，各電壓比較器D1-Dn的反相輸入端子上分別加上節點N41-N4n的電位VR(1)-VR(n)。
這樣，各電壓比較器D1-Dn的輸出信號VD1-VDn，在各模擬信號Vin高于電位VR(1)-VR(n)時成為高電平，在各模擬信號Vin低于電位VR(1)-VR(n)時成為低電平。
編碼器70對電壓比較器D1-Dn的輸出信號VD1-VDn進行編碼，輸出4位的數字信號Dout。
又，圖1的子A/D變換器9和圖3的子A/D變換器14的結構和動作，與圖8的子A/D變換器7的結構和動作相同。
圖9為圖8的子A/D變換器7所用的差動型電壓比較器的電路圖。
圖9中，差動放大電路50由P溝道MOS場效應晶體管(以下稱PMOS晶體管)51、52、N溝道MOS場效應晶體管(以下稱NMOS晶體管)53、54以及恒流源57所構成。恒流源57使用飽和動作的NMOS晶體管。
節點ND與輸出節點NO11之間接PMOS晶體管51，節點ND與輸出節點NO12之間按PMOS晶體管52。輸出節點NO11與節點NS之間接NMOS晶體管53，輸出節點NO12與節點NS之間接NMOS晶體管54。
節點ND接電源電壓VDD，節點NS通過恒流電源57接地。PMOS晶體管51、52的柵極接偏置電壓VB。NMOS晶體管53、54的柵極分別接輸入節點NA、NB。
輸入節點NA通過電容器55接節點N1，輸入節點NB通過電容器56接節點N2。輸入節點NA與輸出節點NO11之間連接開關SW31，輸入節點NB與輸出節點NO12之間連接開關SW41。節點N1上并聯連接開關SW42、SW43。
開關SW31-SW33、SW41-SW43由CMOS開關構成。這些開關由控制信號或其反相信號控制。
輸入電壓V1(+)、V2(+)分別加到開關SW32、SW33輸入電壓V1(-)、V2(-)分別加到開關SW42、SW43。從輸出節點NO11、NO12導出輸出電壓VO(+)、VO(-)。
這里，輸入電壓V1(+)與輸入電壓V2(+)之差作為差分輸入電壓ΔV(-)。輸出電壓V0(+)與輸出電壓V0(-)之差作為差分輸出電壓ΔV0。這里，圖8的模擬信號Vin相當于差分輸入電壓ΔV(+)，電位VR(1)-VR(n)的任一個相當于差分輸入電壓ΔV(-)，輸出信號VD1-VDn的任一個相當于差分輸出電壓ΔV0。
圖10為用來說明圖9的電壓比較器的動作的時序圖。
當自動零動作和采樣動作時，開關SW31、SW41、SW32、SW42開通，開關SW33、SW34關斷。這樣，輸入節點NA與輸出節點NO11為等電位，輸入節點NB與輸出節點NO12為等電位。又，輸入電壓V1(+)通過開關SW32輸入到輸入節點NA，輸入電壓V1(-)通過開關SW42輸入到輸入節點NB。即，輸入電壓V1(+)及輸入電壓V1(-)被采樣。
其后，開并SW31、SW41關斷，接著開關SW32、SW42關斷。此時，輸入電壓V1(+)、V1(-)分別保持于電容器55、56。
當比較動作時，開關SW33、SW43開通。這樣，輸入電壓V2(+)通過開關SW33輸入到輸入節點NA，輸入電壓V2(-)通過開關SW43輸入到輸入節點NB。結果，輸入節點NA的電壓變化成為V2(-)-V1(-)。
根據輸入節點NA的差分輸入電壓ΔV(+)＝V2(+)-V1(+)與輸入節點NB的差分輸入電壓ΔV(-)＝V2(-)-V1(-)的比較結果，輸出節點NO11的輸出電壓V0(+)及輸出節點NO12的輸出電壓V0(-)中的一方變化到電源電壓VDD一側，另一方變化到接地電位一側。這樣，輸出節點NO11、NO12間的差分輸出電壓根據比較結果從0V變化到正側或負側。
又，圖8的電壓比較器D2-Dn的結構和動作與圖9及圖10的電壓比較器D1的結構和動作相同。
圖11為圖1的模一數變換電路100的子A/D變換器7及D/A變換器8的電路圖。D/A變換器8是電容陳列方式D/A變換器。又，圖11中末示出圖8的編碼器。
D/A變換器8，由連接成陳列狀的各自n個的開關E1-En，F1-Fn，G1-Gn，H1-Hn，n個正側電容器B1-Bn，以及n個負側電容器C1-Cn所構成。
電容器B1-Bn，C1-Cn全部有相同容量C。從電容器量B1-Bn的一方端子(以下算輸出端子)生成差動正側輸出電壓VDA(+)，從電容器C1-Cn的一方端子(以下稱輸出端子)生成差動負側輸出電壓VDA(-)。各電容器B1-Bn、C1-Cn的另一方端子稱作輸入端子。
各開關E1-En的一方端子接節點31，另一方端子接電容器B1-Bn的輸入端子。各開關F1-Fn的一方端子接節點31，另一方端子接電容器C1-Cn的端子。各開關G1-Gn的一方端子接節點32，另一方端子接電容器B1-Bn的輸入端子。各開關H1-Hn的一方端子接節點32，另一方端子接電容器C1-Cn的輸入端子。
各開關E1-En、F1-Fn、G1-Gn、H1-Hn各自用同編號的開關構成4速開關。例如，開關E1、F1、G1、H1是1連，開關En、Fn、Gn、Hn也是1連。然后各開關E1-En、F1-Fn、G1-Gn、H1-Hn各自根據積壓電壓比較器D1-Dn的輸出電平進行開并動作。例如當電壓比較器Dn的輸出為高電平時，開關En、Hn、開通，開關Gn、Fn關斷。反之，當電壓比較器Dn的輸出為低電平時，開關En、Hn關斷，開關Gn、Fn開通。
以下說明D/A變換器8的動作。初始條件中，各電容器B1-Bn的輸入端子及輸出端子的電位均為0V，各開關E1-En、F1-Fn、G1-Gn、H1-Hn全部關斷。因此初始條件中，所有電容器B1-Bn、C1-Cn所存儲的電荷(電量)為Q＝0。
這里，當n個電壓比較器D1-Dn中m個的輸出為高電平時，則各開關E1-En中m個開通、(n-m)個關斷，各開關G1-Gn中(n-m)個開通、m個關斷。根據各該開關E1-En、G1-Gn的通斷動作，所有電容器B1-Bn所存儲的電荷Q2以下式(A1)表示。
Q2＝m(VRT-VDA(+))+(n-m)(VRB-VDA(+))C …(A1)根據電荷保持定則，Q1＝Q2。因此，模擬信號VDA(+)以下式(A2)表示。
VDA(+)＝VRB+m(VRT-VRB)/n …(A2)
另一方面，當n個電壓比較器D1-Dn中m個的輸出的高電平時，則各開關H1-Hn中m個開通、(n-m)個關斷，各開關F1-Fn中(n-m)個開通、m個關斷。根據各該開關H1-Hn、F1-Fn的通斷動作，所有電容器C1-Cn所有儲電荷Q3以下式(A3)表示。
Q3＝(n-m)(VRT-VDA(-))C+m(VRB-VDA(-))C…(A3)根據電荷保持定則，Q1＝Q3。用此模擬信號VDA(-)以下或(A4)表示。
VDA(-)＝VRT-m(VRT-VRB)/m …(A4)從而，由上式(A2)、(A4)，模擬信號VDA由式(A5)表示。
VDA＝VDA(+)-VDA(-)＝VRB-VRT+2m(VRT-VRB)/m …(A5)如上所述，上述實施形態的模一數變換電路100、100a實現省面積化的同時，用同一硬傳結構實現不同的位結構，所以最適合于嵌入(embedded)型模一數變換電路。
權利要求
1.一種模一數變換電路，其特征在于，包括具有第1及第2節點的第1電路，將輸入的模擬信號及所述第2節點的模擬信號之一選擇性地提供到所述第1節點的轉換器，以及控制所述轉換器的控制裝置，所述第1電路，包括將來自第1節點的模擬信號變換成數字信號的第1模一數變換器，將所述第1模一數變換器輸出的數字信號變換成模擬信號的第1數一模變換器，以及將來自所述第1節點的模擬信號與所述第1數一模變換器輸出的模擬信號的差分進行放大并輸出到所述第2節點的第1差分放大器，所述控制裝置控制所述轉換器，使得在輸入的模擬信號給到所述第1節點之后，規定循環次數地進行基于所述第1模一數變換器的變換動作、基于所述第1數一模變換器的變換動作以及基于所述第1差分放大器的放大動作。
2.如權利要求1所述的模一數變換器，其特征在于，所述第1電路還包括放大所述第1節點的模擬信號并提供到所述第1差分放大器的第1運算放大器。
3.如權利要求1所述的模一數變換器，其特征在于，還包括通過所述轉換器設置于所述第1電路的前級至少1級的第2電路，所述第2電路，包括將輸入的模擬信號變換成數字信號的第2模一數變換器，將從所述第2模一數變換器輸出的數字信號變換成模擬信號的第2數一模變換器，以及將所述輸入的模擬信號與所述第2數一模變換器輸出的模擬信號的差分進行放大并通過所述轉換器輸出到所述第1電路的第2差分放大器。
4.如權利要求3所述的模一數變換器，其特征在于，所述第2電路還包括放大所述輸入的模擬信號并提供到所述第2差分放大器的第2運算放大器。
5.如權利要求1所述的模一數變換器，其特征在于，所述控制裝置包括發生時鐘信號及控制信號的信號發生器，所述第1電路的所述第1模一數變換器、所述第1數一模變換器以及所述第1差分放大器，響應于所述信號發生器發生的時鐘信號進行動作，所述轉換器響應于所述信號發生器發生的控制信號，轉換將輸入的模擬信號提供給所述第1節點的狀態和將所述第2節點的模擬信號提供給所述第1節點的狀態。
6.如權利要求5所述的模一數變換器，其特征在于，所述控制信號具有第1頻率，所述時鐘信號具有所述第1頻率的整數倍的第2頻率。
7.如權利要求5所述的模一數變換器，其特征在于，所述控制裝置還包括變更所述信號發生器發生的時鐘信號頻率的變更裝置。
8.如權利要求7所述的模一數變換器，其特征在于，所述信號發生器包括具有分頻器的相位同步環路，所述變更裝置包括設定所述相位同步環路的所述分頻器的分頻比的分頻比設定裝置。
9.如權利要求3所述的模一數變換器，其特征在于，所述控制裝置包括發生第1及第2時鐘信號及控制信號的信號發生器，所述第1電路的所述第1模一數變換器、所述第1數一模變換器以及所述第1差分放大器，響應于所述信號發生器發生的第1時鐘信號進行動作，所述第2電路的所述第2模一數變換器、所述第2數一模變換器以及所述第2差分放大器，響應于所述信號發生器發生的第2時鐘信號進行動作，所述轉換器響應于所述信號發生器發生的控制信號，轉換將所述第2電路的所述第2差分放大器輸出的模擬信號提供給所述第1節點的狀態和將所述第2節點的模擬信號提供給所述第1節點的狀態。
10.如權利要求9所述的模一數變換器，其特征在于，所述控制信號具有第1頻率，所述第1時鐘信號具有所述第1頻率的整數倍的所述第2頻率，所述第2時鐘信號具有所述第1頻率。
11.如權利要求9所述的模一數變換器，其特征在于，所述控制裝置還包括變更所述信號發生器發生的第1時鐘信號的頻率的變更裝置。
12.如權利要求11所述的模一數變換器，其特征在于，所述信號發生器包括具有分頻器的相位同步環路，所述變更裝置包括設定所述相位同步環路的所述分頻器的分頻比的分頻比設定裝置。
13.一種模一數變換方法，其特征在于，包括下述步驟將第1模擬信號變換成第1數字信號的步驟，將所述第1數字信號變換成第2模擬信號的步驟，將所述第1模擬信號與所述第2模擬信號的差分進行放大并生成第3模擬信號的步驟，將所述第3模擬信號變換成第2數字信號的步驟，將所述第2數字信號變換成第4模擬信號的步驟，將所述第3模擬信號與所述第4模擬信號的差分進行放大并生成第5模擬信號的步驟；用共用的模一數變換器，進行變換所述第1模擬信號的所述步驟和變換所述第3模擬信號的所述步驟，用共用的模一數變換器，進行變換所述第1數字信號的所述步驟和變換所述第2數字信號的所述步驟，用共用的模一數變換器，進行放大所述第1模擬信號與所述第2模擬信號的差分的所述步驟和放大所述第3模擬信號與所述第4模擬信號的差分的所述步驟。
全文摘要
本發明揭示一種模一數變換電路。第1級電路內的運算放大器、子A/D變換器、D/A變換器以及運算放大器，響應于時鐘信號進行動作。第2級電路內的運算放大器，子A/D變換器、D/A變換器以及運算放大器，響應于具有3倍時鐘信號頻率的時鐘信號進行動作。從第1級電路內的運算放大器輸出的模擬信號通過開關提供到第2級電路內的輸入節點。從第2級電路內的運算放大器輸出的模擬信號通過開關提供到第2級電路內的輸入節點。
文檔編號H03M1/14GK1490936SQ03159318
公開日2004年4月21日 申請日期2003年9月3日 優先權日2002年9月3日
發明者和田淳, 谷邦之 申請人:三洋電機株式會社