專利名稱：高速數字信號傳輸脈沖波形、產生方法及裝置的制作方法
技術領域：
本發明為一種高速數字信號傳輸脈沖波形、產生方法及裝置，尤指一種使用較低頻率的基本時間脈沖電路產生較高傳輸脈沖數的高速數字信號傳輸脈沖波形及可在信號發送端及信號接收端間作高速傳輸的數字脈沖信號的產生方法及裝置。
背景技術：
當今最重要的技術之一就是信號傳輸，其可以分為模擬和數字兩種方式，但均會因噪聲干擾而產生信號誤差的問題。
模擬信號的傳輸方式可分為電壓模擬、電流模擬及頻率模擬三種。電流模擬相對于電壓模擬有不受傳輸線電阻大小影響的好處，然而，電壓及電流模擬信號傳輸時，噪聲強度與信號強度的比例即為信噪比，兩者均因無法避免受到電磁波的干擾而在信號上加入了噪聲誤差。而頻率模擬信號傳輸時，是以周期波的頻率來代表所要傳輸的信號值，對于電磁波干擾的免疫力極佳，但如果傳送信號時，受到短暫而強大的噪聲干擾，其信號傳輸資料仍會受到影響而產生誤差，誤差的信噪比則約等于強大噪聲出現的概率。
數字傳輸，傳統公知的方式是將數值的二進制碼以并行或串行的方式傳送到另一裝置，其特點是，如傳輸不發生錯誤則不會產生信號誤差，但如果在傳輸過程受到干擾，導致接收端收到的資料有一個位是錯的，此時可能會造成很大的誤差。所以，一旦發生傳輸錯誤時，信號誤差可能使得信號完全無法使用。因此數字傳輸產生各種通訊協議，以檢查傳輸資料是否正確，但此種方法，只要有錯誤就需要重新傳送，平均多少筆傳輸能夠成功會因傳輸線路及環境的因素而改變，無法保證在一定的時間內將信號正確傳輸完畢，因此這種通訊方式對于具有實時要求的應用場合，如回饋控制，并不適當。
數字傳輸還必須考慮其基本工作時間脈沖頻率。在兩個不同工作頻率的數字系統間傳遞資料時，因各自取樣頻率為各自系統的振蕩器頻率除整數降頻后的頻率，由于兩端系統的振蕩器的頻率為石英晶體的自然頻率，兩塊不同的石英晶體的自然頻率必然有一些差異，且振蕩的起始時間也不同，造成兩者取樣頻率及相位也會有所不同，數字系統受到取樣頻率及相位差異不同步現象的影響，會產生傳輸資料誤差造成位錯亂，使資料完全毀壞，而破壞系統的穩定性，不同步的問題在傳輸頻率越高時越嚴重，因此二進制串行傳輸高頻信號時多半采用同步傳輸方式，但是在進行同步傳輸時必須有一個同步時間脈沖線同時連接兩系統，如此，造成傳輸線多了一倍，線路成本及施工成本亦相對偏高，隨之使整體成本及技術復雜度也相對提高。
為解決前述數字傳輸的缺點，可采用數字脈沖傳輸方式。通過使用與頻率模擬相似的方式，將固定取樣周期內所傳送的脈沖數量做為資料來傳送，在傳輸時因噪聲而產生的數據誤差，會與頻率模擬傳輸方式一樣，即信噪比約等于足以干擾讀取的強大噪聲出現在周期內的概率，可避免前述二進制傳輸方式即使一個時間脈沖的干擾也足以毀掉一筆資料的缺點。在實時回饋控制的應用場合上，傳輸信號所造成的小誤差，在回饋控制中可以有效解決，用數字濾波器改善其誤差，解決二進制傳輸方式可能造成回饋控制系統不穩定的缺點。
如圖1所示，可以看到由發送端所傳送脈沖的理想方波S與接收端讀取的基本工作時間脈沖F其上升緣與下降緣多半不同步，因此根據基本工作時間脈沖F的上升或下降緣讀取的接收值會與實際發送端的傳送脈沖的理想方波S所送出脈沖數目有可能有出現誤差的情形，其誤差值最高為半個脈沖數，就如同一般模擬轉換數字ADC的量子化誤差(Quantification Error)一樣為最小分辨率(LSB Least significant bit)的1/2。在取樣周期內脈沖分辨率高時，此誤差對信號值沒有很大的影響。所以數字脈沖傳輸同時受到數字傳輸信號兩端系統工作頻率差異的影響較小。
然而，在傳輸較高取樣頻率的數字資料時，數字脈沖式傳輸將遇到數字系統基本工作頻率限制的瓶頸。在假定數字系統的基本時間脈沖頻率為無限高頻的理想狀態下，數字脈沖信號傳輸的波形應與頻率模擬傳輸的波形一樣為均勻分布的方波。但是在數字系統基本時間脈沖受限的實際應用上，由于數字系統是根據據時間脈沖步調同步變化，當在一個取樣周期之內，若基本時間脈沖數目不是欲傳輸信號脈沖數目的整數倍時，在一周期內傳輸指定的脈沖數目、脈沖為理想的方波以及脈沖在周期間均勻分布這三個條件不可能同時滿足。
以數字脈沖傳送二進制N位分辨率的數字信息時，在傳輸信號變化必須發生在工作時間脈沖上升緣的限制下，假設基本工作時間脈沖周期(即基本工作時間脈沖頻率的倒數)為1時則傳送足以分辨N位數字信息所需的時間至少為t＝2N+1，而其所傳輸的脈沖數可為任意P值，P≤2N-1。也就是在每t＝2N+1個基本工作時間脈沖為一個取樣周期下，可以通過脈沖數目分辨不同的P值有最大值的限制，P≤2N-1，此即為數字脈沖傳輸通訊的最高分辨率。上述取樣周期下能傳送的各種數值的數字脈沖，波形不可能都像模擬脈沖一樣為均勻分布的理想方波。
如圖2所示，假設要傳送3位分辨率的數字信息，則取樣周期至少要有16個基礎工作時間脈沖F16。在一個取樣周期內均勻分布的7個理想方波S7與工作時間脈沖F16中，由于理想方波S7變化位置與基礎工作時間脈沖F16并不同步，實際上在上述基礎工作時間脈沖F16下，無法以數字電路產生理想方波S7的波形。若要傳輸分辨率為16的數字脈沖信號，必須能在一個傳輸周期內傳輸由0，1，2...到P≤2N-1中任意個數的脈沖。傳送P個脈沖需要2×P次的0與1交替變化，若進一步要求其波形為理想方波，則其變化時機必需要均勻分布。以傳送分辨率為3位的信息為例，若以16個基本工作時間脈沖為一個取樣周期，其傳送均勻脈沖的0與1變化周期應如滿足以下條件P＝1最均勻0與1變化周期＝16/2 ＝8P＝2最均勻0與1變化周期＝16/4 ＝4P＝3最均勻0與1變化周期＝16/6 ＝2.666666667P＝4最均勻0與1變化周期＝16/8 ＝2P＝5最均勻0與1變化周期＝16/10 ＝1.6P＝6最均勻0與1變化周期＝16/12 ＝1.333333333P＝7最均勻0與1變化周期＝16/14 ＝1.142857143從上面的計算結果可知，如果一個周期為16個基本工作時間脈沖，在傳送P＝3，5，6，7時，都無法用基本工作時間脈沖的整數倍作為0與1的變化點，而須要將取樣周期再拉長才能實現，以上述三位的范例，其結果是取樣周期必須為基本工作時間脈沖的840(即2×[{1，2，3，4，5，6，7}的公倍數])倍，也就是基本工作時間脈沖頻率要為取樣頻率的840倍，才能使不同的P作最均勻的0與1變化，如下P＝1 最均勻0與1變化周期＝840/2 ＝420P＝2 最均勻0與l變化周期＝840/4 ＝210P＝3 最均勻0與1變化周期＝840/6 ＝140P＝4 最均勻0與1變化周期＝840/8 ＝105P＝5 最均勻0與1變化周期＝840/10＝84P＝6 最均勻0與1變化周期＝840/12＝70P＝7 最均勻0與1變化周期＝840/14＝60由以上結論可知，若要以基本工作時間脈沖的上升緣產生理想方波，其基本工作時間脈沖頻率要是取樣頻率的t倍t＝2× {1，2，3，....2N-1}的公倍數」可以看出在傳送的數字資料N越大時，幾乎不可能使用理想方波輸出的方法，因為其工作頻率已遠遠超過微處理器的工作頻率了。而且對于數字芯片而言，耗電量與工作的頻率成正比，輸入的時間脈沖頻率越高耗電量越高。
公知可調控輸出的均勻脈沖的技術，可不用全數字方式來產生，例如將數字轉為模擬電壓信號，再將電壓信號轉為頻率模擬信號，如美國發明專利US4633194、US4271531、US5610559、US5021754、US4965531、US5055802、US5948046、US4573176、US5224132、US4179670、US4918403、US4815018號及臺灣第267587號發明專利等，這類電路統稱為頻率合成器(frequencysynthesizer)。傳統上，這類電路通常以電壓控制振蕩器(voltagecontrol oscillator，VCO)，或稱頻電壓轉頻率V/F電路，來產生傳送的脈沖。然而，經過轉換為模擬后再轉換回數字，除了需要較為復雜的數字模擬混合電路以外，在模擬/數字轉換中，相位要與取樣頻率取得同步必須要有一段穩定化時間，與頻率模擬方式相同，在這段過渡時期(transition period)將會有一些瞬時誤差(transient state error)產生。當我們傳輸的數據在應用時若有累加的必要時，存在于模擬電路的偏離誤差(bias error)將會隨累加的數目而增長，因而具有不能累加的缺點。
若用全數字的頻率合成器或非整數除頻器來實現調控脈沖數目，其電路中的電壓控制振蕩器均用數字比例乘法器(Binary RateMultiplier，簡稱BRM)取代，BRM電路是以設定輸出的脈沖數的高低，來調控輸出的脈沖頻率，若不考慮傳輸脈沖要越接近方波越好，用一個基本工作時間脈沖為寬度的脈沖(Pulse)信號最為方便。產生脈沖波的BRM電路的在先技術如US4418318、US3943452、US4259648、US4084246、US4562547、US5588145、US4275356、US4166249。但上述專利所考慮的重點在于一個周期之內要有指定的脈沖數目，并未考慮脈沖在周期內分布的均勻性。在脈沖分布不均勻的情況下，若發送端與接收端的取樣周期不相同時，傳送的資料將有很大的改變，會產生因發送接收兩端取樣頻率不同而產生噪聲，也會存在發送接收兩端的硬件規格的兼容性問題，而且用脈沖作為傳輸信號與方波傳輸相比，更容易發生硬件不兼容的情形，因此提高了發送接收兩端的硬件規格的限制。
另一類可產生方波的脈沖傳輸信號的BRM電路，如美國發明專利第US4017719號。這類電路雖然在周期的前段所產生的是方波，但當輸出脈沖數滿了之后，周期后段便不再輸出任何值，所以其輸出脈沖也是不均勻的，且由于這類電路必須以基本時間脈沖數除以欲傳輸的脈沖數，以取得除頻倍率，因此在信號傳輸的場合，受到實時除法計算的運算時間限制，而無法達到高速傳輸的要求，而且電路也更加復雜。
所以，若在一個取樣周期之內，基本時間脈沖數目不是欲傳輸信號脈沖數目整數倍的情形下，先前技術所揭露的數字脈沖傳輸技術，均無法滿足在一周期內傳輸指定的脈沖數目、且脈沖在周期間的均勻性也因受到發送接收端取樣周期的影響，而不能達到高速數字傳輸的功效。
如上所述，公知的數字脈沖傳輸技術，在相同的工作時間脈沖頻率下，不能同時兼顧產生理想方波與傳輸最高分辨率的信息的條件。然而在做為數字信號傳輸時上述兩個性質均有其優越性，理想方波的優點在于當傳送與接收兩端的取樣周期不相等時，由于傳輸的理想方波分布均勻，接收端讀取脈沖計數除以其周期來計算頻率時所得值受到的取樣周期不同以及不同步的影響較小。因此，本發明的高速數字信號傳輸脈沖波形，既具有理想方波發送接收端取樣周期不同對頻率計算影響較小的優點，而且又能夠在同樣的基本工作頻率下傳送最高分辨率的數字脈沖數。

發明內容
本發明的主要目的，即是在于提供一種高速數字信號傳輸脈沖波形、產生方法及其裝置。依照本發明的高速數字信號傳輸脈沖波形，其電位的變化位置與滿足分辨率要求下最低頻率的基本工作時間脈沖上升或下降緣同步，以利于使用最低頻率的工作時間脈沖實現波形，且其分布的均勻性達到經過相近基本工作時間脈沖讀取計數值時，與實際脈沖數目最相近，用來降低因發送接收兩端的取樣周期不同所產生的量子化誤差。因此，本發明的脈沖波形不受限于基本工作時間脈沖的限制，且不論周期內傳輸的脈沖疏密，其脈沖波形特征在于，由兩種最接近平均方波的脈沖的半波，其波寬為基本時間脈沖波寬的2的指數倍，所均勻組合而成，脈沖平均分布于取樣周期之內。
本發明的次一目的，即是在于提供一種傳輸高速數字信號脈沖的波形、產生方法及其裝置，其脈沖波形的變化時點均與滿足分辨率要求下最低頻率基本工作時間脈沖的下升或下降同步，故可以簡捷方便的利用最低頻率基本時間脈沖的上升及下降緣觸發硬件線路動作，來達到提高最高可完整傳輸波數的上限，進而加快數字脈沖信號傳送的速率。
本發明的再一目的，即是在于提供一種傳輸高速數字信號脈沖的波形、產生方法及其裝置，其脈沖波形平均分布，使發送接收兩端取樣頻率不同時接收端接收傳輸取樣與發送端發送波數的誤差最小。
本發明的另一目的，即是在于提供一種傳輸高速數字信號脈沖的波形、產生方法及其裝置，其脈沖僅由兩種波寬接近于理想方波的半波所組合，故其實施所需的硬件線路兼容性較易達成，可降低線路的成本。
為實現上述目的，本發明提供一種高速數字信號傳輸脈沖的波形，該波形是由傳輸周期基本時間脈沖的2的指數倍波寬的兩種半波所均勻組合而成，在基本工作時間脈沖周期為傳輸脈沖數目的整數倍時，該波形的各方波波寬相等且均勻分布于整個傳輸周期的理想均勻方波，在基本工作時間脈沖周期為傳輸脈沖數目的非整數倍時，該波形由一種基本方波、及另外一種波寬為基本方波兩倍的方波的半波所均勻混合組成，且均勻分布于整個傳輸周期；該波形是以周期的一半作分隔為對稱，具有2倍數重現性；該波形所對應的邏輯狀態，在一個周期的開始及結束，其邏輯必固定為0或1；該波形所傳送的脈沖數，與波寬相等且均勻分布的理想均勻方波波形所傳送的脈沖數比較，最多僅差半個脈沖。
本發明還提供一種產生上述高速數字信號傳輸脈沖波形的方法，其步驟包含a.訂立基本工作時間脈沖點t；b.設定一周期儲存的位數N，即以N位來儲存一周期可輸出的脈沖數；c.計算出一周期的時間T；d.設定一周期要傳遞的脈沖數P；e.計算輸出波形在一時間周期T內各基本工作時間脈沖t的0與1的邏輯狀態；f.輸出均勻脈沖波形向量資料，即累計步驟e所得該時間周期T內的該N位的波形邏輯狀態計算結果來輸出脈沖波形的向量資料；g.由發送端以各時間周期T具有脈沖數P而輸出發送均勻脈沖給接收端，即根據發送端利用固定時間脈沖及數字邏輯，將步驟f所得的均勻脈沖波形向量資料循序以均勻脈沖方式輸出；h.接收端以計數所收到的波數，即接收端以計數器計數所收到的波數；以及i.接收端讀取計數值，即接收端在接收波數后，以固定的取樣頻率讀取計數值；根據上述的各步驟，使信號發送端上的每個取樣周期內產生如上述的高速數字信號傳輸脈沖波形向量，然后利用固定時間脈沖，將該脈沖波形向量循序輸出，或者是利用一數字邏輯裝置產生并同時輸出該波形；在信號接收端上則以一計數器裝置計數所接收的波數，再以固定的取樣頻率讀取該計數值，讀出如上述的高速數字信號傳輸脈沖波形。
該步驟c中的周期時間T，其值為(T)＝2N+1個基本工作時間脈沖。
該步驟d中的一周期要傳送的脈沖數P，其值P≤2N-1。
本發明還提供一種傳輸高速數字信號傳輸脈沖的裝置，其包含有一信號發送端，包括有一計數器、緩存器及內存，其中內存內部預先儲存有如上述所述的高速數字信號傳輸脈沖波形的向量資料，該緩存器具有一輸入端，用來輸入輸出脈沖個數，而緩存器的鎖存信號是由計數器輸出的最高位決定，周期的一開始將資料鎖存進緩存器中，而計數器的信號來源為一輸入時間脈沖，其計數值輸出端則連接到內存的列地址，而內存的行地址則連接到緩存器的輸出端，通過由緩存器及計數器共同控制內存輸出設定要輸出的脈沖數及波形；以及，一信號接收端，至少包括有一計數器，接收來自信號發送端表示數值的脈沖信號及表示方向的方向信號，根據方向信號決定上數或下數，且每當脈沖信號有一個上升緣或下降即計數一個脈沖數，并具有一讀取控制端，以讀取周期固定由讀取控制端送入讀取信號，再由一數字端口讀出計數器的計數值，在讀取該計數值的同時，讀取控制端的讀取信號同時觸發復位，將計數器復位為零，以計數下一個周期的脈沖數，信號發送端上的每個取樣周期內產生如上述的高速數字信號傳輸脈沖波形向量，然后利用固定時間脈沖，將該脈沖波形向量循序輸出，或者是利用一數字邏輯裝置產生并同時輸出該波形；在信號接收端上則以一計數器裝置計數所接收的波數，再以固定的取樣頻率讀取該計數值，讀出如上述的高速數字信號傳輸脈沖波形。
該信號發送端的內存為只讀存儲器構成。
該信號發送端的計數器由數個D型正反器串接及異或門邏輯電路構成。
該D型正反器為上緣觸發的型態。
本發明還提供一種傳輸高速數字信號傳輸脈沖的裝置，其包含有一信號發送端，包括有一計數器、緩存器、基頻產生器、選波器及脈沖合成器，其中緩存器具有一輸入端，可供輸入輸出脈沖個數設定資料，而緩存器的鎖存信號是由計數器輸出的最高位決定，而在周期的一開始將資料鎖存進緩存器中，而計數器由一輸入時間脈中提供信號來源，并具有一計數值輸出端連接到基頻產生器，用基頻產生器產生一基本脈沖，再經選波器選擇適用的基本脈沖，其選擇方式是由資料緩存器的輸出值決定，即通過設定要輸出的脈沖數，而選波器選出的基本脈沖最后經過脈沖合成器合成出所要的輸出脈沖數及波形；以及，一信號接收端，至少包括有一計數器，接收來自信號發送端表示數值的脈沖信號及表示方向的方向信號，根據方向信號決定上數或下數，且每當脈沖信號有一個上升緣或下降即計數一個脈沖數，并具有一讀取控制端，以讀取周期固定由讀取控制端送入讀取信號，再由一數字端口讀出計數器的計數值，在讀取該計數值的同時，讀取控制端的讀取信號同時觸發復位，將計數器復位為零，以計數下一個周期的脈沖數；信號發送端上的每個取樣周期內產生如上述的高速數字信號傳輸脈沖波形向量，然后利用固定時間脈沖，將該脈沖波形向量循序輸出，或者是利用一數字邏輯裝置產生并同時輸出該波形；在信號接收端上則以一計數器裝置計數所接收的波數，再以固定的取樣頻率讀取該計數值，讀出如上述的高速數字信號傳輸脈沖波形。
該信號發送端的內存為只讀存儲器構成。
該信號發送端的計數器為數個D型正反器串接構成。
該D型正反器為上緣觸發的型態。
該信號發送端的基頻產生器由數個異或門構成。
該信號發送端中的基頻產生器由數個D型正反器組成。
該D型正反器為負緣觸發的型態。
該信號發送端的選波器為與門所構成。
該信號發送端的脈沖合成器由異或門所構成。


圖1為一公知的理想均勻方波在接收端被讀取值與滿足分辨率要求下最低頻率的基本工作時間脈沖上升緣讀取的接受信號數值的比較。
圖2為傳送理想的均勻方波與基本工作時間脈沖的上下緣比較。
圖3為以16個基本工作時間脈沖(F16)為一取樣周期，為傳送信號分辨率8(即0～7個波)的最低頻率基本工作時間脈沖，用以表示本發明波形(P1～P7)與理想方波(S1～S7)的比較，標在本發明波形(P1～P7)上方的數值為以基本工作時間脈沖上升緣所讀取值，標在理想方波(S1～S7)下方的數值為方波實際波數值。由圖標可看出，依照本發明波形所讀取的數值，正好是理想方波于基本工作時間脈沖上升緣取樣所得真實波數除以0.5波后四舍五入小數部分，然而以基本工作時間脈沖上升緣讀取理想方波波數時，所讀出的值卻是將真實波數除以0.5波后無條件舍去小數部分。
圖4為傳送分辨率為8的最低頻率基本工作時間脈沖下本發明波形，以16個基本時間脈沖為一取樣周期，最高可傳送的數字脈沖信號為7，產生脈沖的電路僅在基本時間脈沖上升緣觸發狀態變化。
圖5為傳送分辨率為16的最低頻率基本工作時間脈沖下本發明波形，以32個基本時間脈沖為一取樣周期，最高可傳送的數字脈沖信號為15，產生脈沖的電路僅在基本時間脈沖上升緣觸發狀態變化。
圖6a是在16個基本工作時間脈沖下傳送信號為三個波時，接收端分別讀取本發明波形與理想均勻方波所得值的比較。
圖6b是在16個基本工作時間脈沖下傳送信號為五個波時，接收端分別讀取本發明波形與理想均勻方波所得值的比較。
圖6c是在16個基本工作時間脈沖下傳送信號為六個波時，接收端分別讀取本發明波形與理想均勻方波所得值的比較。
圖6d是在16個基本工作時間脈沖下傳送信號為七個波時，接收端分別讀取本發明波形與理想均勻方波所得值的比較。
圖7是表示本發明波形函數的流程圖。
圖8為本發明高速數字信號傳輸脈沖的發送端裝置實施例的功能框圖。
圖9為圖8中可以完成傳送三位數字信息的計數器的功能框圖。
圖10為本發明高速數字信號傳輸脈沖的發送端裝置另一實施例的功能框圖。
圖11為圖10中計數器實施例的功能框圖。
圖12a為圖10中基頻產生器實施例的功能框圖。
圖12b為圖10中基頻產生器另一實施例的功能框圖。
圖13為本發明高速數字信號傳輸脈沖的接收端裝置實施例的功能框圖。
具體實施例方式
本發明提出一種高速數字脈沖傳輸信號的波形，其脈沖輸出型式不論周期內傳輸的脈沖疏密，所產生的脈沖均是由時間脈沖的2的指數倍波寬的兩種最接近平均方波的脈沖的半波所均勻組合而成，是兼顧到波寬比、脈沖分布、及電路處理速度的最佳數字脈沖波形。
首先，請參照圖3所示，以16個基本工作時間脈沖F16為一取樣周期，傳送信號分辨率8(即0～7個波)時，本發明波形(P1、P2、P3、P4、P5、P6、P7)與理想方波波形(S1、S2、S3、S4、S5、S6、S7)的比較，標注在本發明波形(P1～P7)上方的數值為以基本工作時間脈沖上升緣所讀取值，標注在理想方波(S1～S7)下方的數值為方波實際波數值。由圖標可看出，依照本發明波形所讀取的數值，正好是理想方波于基本工作時間脈沖上升緣取樣所得真實波數除以0.5波后四舍五入小數部分，然而以基本工作時間脈沖上升緣讀取理想方波波數時，所讀出的值卻是將真實波數除以0.5波后無條件舍去小數部分。
理論上，最佳數字脈沖傳輸波形的理想方波是脈沖波寬相等且均勻分布于整個傳輸周期，不過由于方波電位只有高與低兩種，實際讀取方波計數時，僅有電位變化才能查覺波數的累加，也就是在方波上升或下降緣之后的基本時間脈沖上升緣，才會讀出有半波的累加，也就是讀取值永遠為半波的整數倍，而且讀出的值會小于實際半波數倍數，相當于所讀值為取樣當時的半波數倍數舍去不滿半波一倍的值，即無條件舍去，即使是理想方波，其最高波數分辨率也僅有半波。接收端的工作頻率限制，使得接收端所得的理想方波傳送信號最高分辨率不超過半波。
而且如前所述，以理想方波傳輸分辨率P≤2N-1的信號時，系統的基本工作時間脈沖頻率將是取樣周期的t倍，t＝2× {1，2，3，....2N-1}的公倍數」，這種超高基本工作頻率的限制使得全數字高速數字脈沖在發送脈沖上幾乎不可能。
所以，若接收端與發送端的基本工作時間脈沖頻率與相位均相同，且在上升緣讀取波數計數值時，將理想方波的上下緣平移至最接近的基本時間脈沖上升緣位置，這個平移動作等效于讓原本讀出值并非半波整數倍的基本時間脈沖上升緣，讀出值成為最接近的半整數倍值，也就是將原數值非半波整數倍的波數值四舍五入成為半波整數倍，而理想方波傳送的信號被讀出的值為實的基本時間脈沖方波半波倍數無條件舍去小數部分，因此本發明的波形最佳狀況下傳遞的信息較理想方波最佳狀況下所傳遞的信息更為準確。同時，若基本時間脈沖為周期傳輸脈沖數目的整數倍時，則本發明的波形為完美的理想方波，若為非整數倍時，則是由一種基本方波及較基本方波周期大一倍的方波的半波所均勻混合組成，如圖3所示，若是所送波數為2的指數倍時(1，2，4)，毋須移動方波的上下緣，若是波數不為2的指數倍時(3，5，6，7)，基本時間脈沖上升緣無法產生所需數目的均勻方波，將理想方波的上升下降緣水平移動至最接近的基本時間脈沖上升緣位置，使其可以用基本時間脈沖上升緣產生。
若以數字脈沖傳送二進制N位分辨率的數字信息時，在傳輸信號變化必須發生于工作時間脈沖上升緣的限制下，假設基本工作時間脈沖周期(即基本工作時間脈沖頻率的倒數)為1時則傳送足以分辨N位數字信息所需的時間至少為t＝2N+1(如果同時使用時間脈沖信號的上升緣及下降緣都處理時，則t＝2N)，參照圖4，依照前述把理想方波的上下緣平移至最接近的基本工作時間脈沖上升緣位置，當傳送的數字資料位N為3時，以16個基本工作時間脈沖為一取樣周期，產生脈沖的電路僅在基本工作時間脈沖上升緣觸發狀態變化，這個時間脈沖及取樣周期條件下，可傳傳送0至7個脈沖；參照圖5，當傳送的數字資料位N為4時，以32個基本工作時間脈沖為一取樣周期，這個時間脈沖及取樣周期條件下，可傳傳送0至15個脈沖。波形基本上是由一種方波、及另外一種波寬為其兩倍的方波切為兩個半波所均勻混合組成，兩種脈沖間距也接近均勻分布；而且當傳遞脈沖數P為1，2，4，8時，其結果與最均勻脈沖輸出相同的結果，即工作循環(Duty Cycle)為50％，且脈沖間距均勻分布的最佳結果，而在傳遞脈沖數P為3，5，6，7，9，10，11，12，13，14時，其結果的輸出波形在整個周期中，其輸出高電位所占的時間與輸出低電位所占的時間相同。
所以其結果，本發明的波形是由最接近理想方波波寬的兩種半波組成，一個比理想方波寬，另一個比理想方波窄。當時間軸上新出現為較寬半波時，其波數計數增加會較理想方波慢，當時間軸上新出現為較窄半波時，其波數計數增加則較理想方波快。均勻調配寬窄半波，使其波數計數與理想方波的波數計數的差在半個波之內，而可在取樣周期內的基本時間脈沖數目與欲輸出的時間脈沖數非整數除頻時，調控脈沖均勻分布于整個周期，故用于數字脈沖訊傳輸時，若收發兩端基本工作頻率相同時，但不要求相位同步時，其發送端發送脈沖計數與接收端接收脈沖數的誤差與理想均勻方波傳輸經過接收端取樣后的誤差一樣最多是半個波，若收發兩端基本工作頻率相同，且相位同步時，則本發明最高誤差為1/4個波而理想方波傳送最高誤差為半波。
如圖6a～圖6d所示，以16個基本工作時間脈沖取樣周期傳送3、5、6、7個脈沖，本發明所產生的波形與理想方波，接收端以不同于發送端取樣周期所讀出的值的比較，圖中以上升緣為波形產生的同步信號來產生脈沖變化，接收端讀取脈沖的時機，若與發送端無相位差時所讀出值寫于時間脈沖上方，若與發送端有180度相位差或以下降緣為讀取時機時，所讀的值寫于時間脈沖下方。至于傳送1、2、4、8個脈沖時，本發明所送的脈沖波形即理想方波。
圖6a所示傳送3個脈沖的情形，以上升緣讀取時，讀取本發明與理想方波所得的值不相同的時機，第一個是在基本時間脈沖方波1.0與1.5之間靠近1.5時的上升緣，本發明讀數是1.5個，而理想方波讀數則為1.0；第二個是在基本時間脈沖方波2.5到3.0之間靠近3.0的時間脈沖上升緣時，本發明讀數是3.0而理想方波讀數則是2.5，比較結果是本發明讀數較接近于實際值。若以下降緣讀取資料時，本發明與理想方波信號被時間脈沖讀取值，有四個位置值會不一樣。第一個是在基本時間脈沖方波0.5與1.0之間靠近0.5的時間脈沖下降緣，本發明是0.0，而理想方波讀數是1.5優于本發明；第二個位置在基本時間脈沖方波1.0到1.5之間靠近1.5位置的下降緣，本發明讀數為1.5，而理想方波讀數為1.0，以本發明為佳；另兩個位置一個在基本時間脈沖方波2.0到2.5靠近2.0位置、及2.5到3.0之間靠近3.0位置，前者以理想方波為佳，后者以本發明為佳。當發送與接收時間脈沖若相位同步時本發明得到較佳的讀數，發送與接收的時間脈沖相位差180度時則本發明與方波讀數優劣各半，其它相位差則介于0度及180相位差之間。參照圖7b～圖7d，在傳送5、6、7個脈沖時，也有相同的結果。故在同頻率的基本工作時間脈沖下，讀取本發明的波形所得值與基本時間脈沖方波間的誤差小于或等于讀取理想方波所得值的誤差。以此類推，以一周期為32個基本時間脈沖所傳送的脈沖數分析時，也可得到相同的結論。
參照圖6a～圖6d，當發送及接收的基本工作時間脈沖同步時，本發明波形傳輸的資料，在讀取時誤差最大值，較理想方波傳送的讀取值誤差最大值小二分的一，即理想方波發送接收誤差最大值為半波，而本發明的波形，發送接收誤差最大值僅有四分的一波。因此，當考慮到基本脈沖對數字脈沖計數器的同步取樣限制時，本發明的波形在大部分的條件下被讀取的數值比理想方波被讀取后的數值與基本工作時間脈沖方波的波數間有更小的誤差。所以，以本發明的波形傳送二進制N位的數字信息時，若以基本工作時間脈沖的t倍為取樣周期t＝2N+1則一個傳輸取樣周期可傳遞脈沖數P(即二進制N位所能表示的數值)P≤2N-1 。
也就是，傳送N位的信息時，在一個傳輸取樣周期內，本發明可傳遞的脈沖數P≤2N-1，只須2N+1個基本工作時間脈沖。
在數字系統中，改變波形均以時間脈沖上或下緣作為基準，取樣周期所需工作時間脈沖隨N增加，因此參照前述理想方波所需取樣周期為基本工作時間脈沖的為基本工作時間脈沖的t倍t＝2×

{1，2，3，....2N-1}的公倍數」，與本發明相較，在傳送不同的數字資料位N時，取樣周期為基本工作時間脈沖的倍數T以及比例可表示如下

另本發明的波形，基本工作時間脈沖頻率隨傳送的數字資料位N以2倍增加，正好等于可傳輸的脈沖數增加倍率，且其波形是由基本時間脈沖波寬的2的指數倍波寬脈沖的半波所合成，故能以基本脈沖時間脈沖的上下緣作為狀態變動觸發，結果能在基本時間脈沖頻率限制下產生完整的波數組合。在相同的取樣周期、基本工作時間脈沖，脈沖分辨率的要求下，可使用較低頻的基本工作時間脈沖電路產生較高傳輸脈沖數，因而提高信號發送端與信號接收端間數字脈沖信號傳輸速率。又對于數字電路而言，工作頻率越低，就越省電，故可達到省電的效果。
再參照圖4、圖5所示的波形，當傳遞脈沖數P為3，6，12時，其結果，傳遞12個脈沖如果將其輸出時間加長一倍，就與傳遞6個脈沖的波形完全相同，如果將時間再加長一倍，則與傳遞3個脈沖的波形完全相同。同樣地，傳遞波數P為1，2，4，8、或P為5，10、或傳遞波數P為7，14等，也具有相同的特性。而此一特性也可以從另一個觀點來看，同樣觀察傳遞脈沖數P為3，6，12時，可以看出，把3傳遞兩次，其輸出波形與傳遞6個脈沖相同，而把6傳遞兩次，其輸出波形與傳遞12個脈沖相同。因此本發明的波形，具有2倍數重現特性，如用到硬件電路實現上，可以降低電路的雜復度。若由傳輸發送接收兩端的兼容性上來看，則易于以硬件規劃方式，讓不同工作頻率的發送接收數字系統兼容運作。而且于一個周期的開始及結束，其方波均為于低電位，邏輯故定為0，若將本發明的波形反向，則其周期的開始與結束的邏輯狀態固定為1，因此不管下一個周期要傳送的P為多少，都不會有影響到這一個傳輸周期所送的脈沖數目，因此可避免瞬時響應所產生的問題。如果使用數字邏輯去產生對應的波形，在一開始都有一個基本工作時間脈沖可以作初始化的動作，可以簡化數字邏輯電路的復雜度。
另如圖4、圖5所示，本發明輸出的脈沖波形以周期的一半作分隔是對稱的。對稱的波形即使是要利用內存來建立表格以便查表，也可以節省表格大小。再加上2倍數重現性的特性，可以更進一步縮小表格大小。
綜上所述，本發明波形的特征及可達到的功效1.對稱且具有2倍數重現性。輸出的脈沖波形以周期的一半作分隔是對稱的。對稱的波形即使是要利用內存來建立表格以便查表，也可以節省表格大小。再加上2倍數重現性的特性，可以更進一步縮小表格大小。
2.本發明的波形，若是基本工作時間脈沖周期為傳輸脈沖數目的整數倍時，則輸出的波形只有一種，且為完美的理想方波；若為非整數倍時，則波形是由一種基本方波及較基本方波周期大一倍的方波的半波所均勻混合組成。在傳輸周期的任何基本工作時間脈沖點，相較于理想方波，兩者所傳送的脈沖數僅差半個脈沖。
3.以相同頻率的工作時間脈沖取樣數值時，本發明所讀取的誤差小于或等于讀取理想方波波數的誤差。
4.不論P為何值，在一個周期的開始及結束，其邏輯必定為0。如此，不管下一個周期要傳送的P為多少，都不會有影響到這一個傳輸周期所送的脈沖數目。如果使用數字邏輯去產生對應的波形，在一開始都有一個基本工作時間脈沖可以作初始化的動作，可以簡化實現上數字邏輯電路的復雜度。
5.相對于脈沖分布完全均勻且波寬比正好為二分的一的要求下，本發明的波形在相同的取樣周期內，相同的脈沖分辨率要求下，所須的基本時間脈沖頻率要低很多。所以在相同的基本時間脈沖頻率，依照本發明可以得到較高的傳輸速度，也就是是本發明在相同的傳輸速率下可以使用較低的時間脈沖，降低耗電量。
又，本發明的波形是在上升緣讀取波數計數值時，將理想方波的上下緣平移至最接近的基本工作時間脈沖上升緣位置，也就是將原數值非半波整數倍的波數值四舍五入成為半波整數倍，所以依照上述本發明波形的特征，能以下列函數表示f(index)＝-(-1)index其中，指數(index)為-(-1)的指數，是經過四舍五入取整數的累加值，其數值必定為正整數。
在以t＝2N+1，P≤2N-1為輸入參數的條件下，本波形的函數說明如下 第01行為本發明的函數的接口，其輸入的參數包含t表示第t個基本工作時間脈沖點。
N表示用多少位來儲存一個周期可輸出的脈沖數，此數值同時也指出了一個周期為2N+1個基本工作時間脈沖。
P表示在一個周期中要傳遞的脈沖數，此數值應小于2N-1，即N位可儲存的最大數值。
第02～05行為此函數演算的批注，說明本函數演算會傳回的在第t個基本工作脈的狀態，以-1或1表示，時間t為正整數，其中的P表示在一個取樣周期中要傳遞的脈沖數，而N表示用多少位來儲存一個周期可輸出的脈沖數，且P的數值應小于2N-1，而整個周期為2N+1個基本工作時間脈沖。
第07行將指數(index)值設定為0。
第08、第09行表示一個循環，循環執行的條件為i由1開始到N，每次累加1，即共計N次的循環，循環的內容為第10～11行。
第10行如果P的數值為奇數，則指數(index)值累加 四舍五入的值。
第11行將P/2的數值取整數存回P，也就是將P的數值位右移一個位。
第13行經過第09～11行計算出的指數(index)代入-(-1)index。此數值不是-1就是1，而數值即為在t的基本工作時間脈沖點輸出脈沖的狀態。將此數值存入狀態(status)緩存器中。
第14行將狀態(status)值傳回。
也就是，本發明波形的函數可依照如圖7所示的流程圖表進行。
所以，據前述表示本發明波形特征的函數，在信號發送端與接送端間，本發明波形的產生方法可依照下列步驟實施a.訂立基本工作時間脈沖t；b.設定一周期儲存的位數N，即以多少個(N)位來儲存一周期可輸出的脈沖數；c.計算出一周期的時間，即以上述的位數N，根據以2為底的函式計算出一周期的時間，其函數為周期(T)＝2N+1個基本工作時間脈沖；d.設定一周期要傳遞的脈沖數P，其數值必須小于或等于2N-1；e.計算輸出波形在一取樣周期(T)內，各基本工作時間脈沖個數t的0與1的邏輯狀態；f.產生輸出脈沖波形的向量資料，即累計步驟e所得該時間周期T內的該N位的波形邏輯狀態計算結果來輸出脈沖波形的向量資料；g.由發送端輸出發送均勻脈沖給接收端，即將步驟f所得的波形向量資料，根據發送端利用固定時間脈沖循序輸出，或者用數字邏輯方式產生波形的向量資料，并同時輸出；h.接收端以計數所收到的波數，即接收端以計數器計數所收到的波數；i.接收端讀取計數值，即接收端在接收波數后，以固定的取樣頻率讀取計數值；經過本發明波形產生方法的實施步驟，可以得到在第t個基本工作時間脈沖輸出的脈沖邏輯， 當t的狀態值為-1時，表示輸出脈沖的邏輯為0(假)；當t的狀態值為1時，表示輸出脈沖的邏輯為1(真)。以N＝3為例，周期為2N+1＝23+1＝24＝16個基本工作時間脈沖，P最大的數值為2N-1＝23-1＝8-1＝7，所以P可為0，1，2，3，4，5，6，7，可以得到如圖4的結果。若N＝4時，可以得到如圖五的結果。
數字傳送方式，將所讀出的值計算對應其邏輯狀態，所以比較理想方波與本發明波形的輸出邏輯狀態，可說明如下在第t個基本工作時間脈沖(t為正整數)，理想方波輸出通過零點的次數為
=2×P×t2N+1]]>=P×t2N]]>在第t個基本工作時間脈沖輸出脈沖通過零點的次點必定為整數，當C(P，t)出現不整除的情形時，必須再取它的四舍五入值，此值即是在t基本工作時間脈沖最均勻脈沖通過零點的次數，即C(P,t)=Round(P×t2N)]]>依照本發明，函數-(-1)index的指數(index)若為正整數，此指數(index)值可以表示本發明波形通過零點的次數，也就是對應邏輯0與1變化的次數。以Y(P，t)表示以本發明波形的函數，D(P，t)表示以本發明波形通過零點的次數，說明如下N＝1時，P≤2N-1＝1，周期T＝2N+1＝4Y(1,t)=-(-1)Round(t2)]]>D(1,t)=Round(t2)]]>C(1,t)=Round(t2)=D(1,t)]]>→兩者相等當N＝2時，P≤2N-1＝3，周期T＝2N+1＝8Y(1,t)=-(-1)Round(t4)]]>D(1,t)=Round(t4)]]>C(1,t)=Round(t×14)=D(1,t)]]>→兩者相等
Y(2,t)=-(-1)Round(t×24)]]>D(2,t)=Round(t×24)]]>C(2,t)=Round(t×24)=D(2,t)]]>→兩者相等Y(3,t)=-(-1)[Round(t4)+Round(t×24)]]]>D(3,t)=Round(t4)+(t×24)]]>C(3,t)=Round(t×34)=D(3,t)]]>→與D(3，t)最多相差1當N＝3時，P≤2N-1＝7，周期T＝2N+1＝16Y(1,t)=-(-1)Round(t8)]]>D(1,t)=Round(t8)]]>C(1,t)=Round(t×18)=D(1,t)]]>→兩者相等Y(2,t)=-(-1)Round(t×28)]]>D(2,t)=Round(t×28)]]>C(2,t)=Round(t×28)=D(2,t)]]>→兩者相等Y(3,t)=-(-1)[Round(t8)+Round(t×28)]]]>D(3,t)=Round(t8)+Round(t×28)]]>C(3,t)=Round(t×38)]]>→與D(3，t)最多相差1
Y(4,t)=-(-1)Round(t×48)]]>D(4,t)=Round(t×48)]]>C(4,t)=Round(t×48)=D(4,t)]]>→兩者相等Y(5,t)=-(-1)[Round(t8)+Round(t×48)]]]>D(5,t)=Round(t8)+Round(t×48)]]>C(5,t)=Round(t×58)]]>→與D(5，t)最多相差1Y(6,t)=-(-1)[Round(t×28)+Round(t×48)]]]>D(6,t)=Round(t×28)+Round(t×48)]]>C(6,t)=Round(t×68)]]>→與D(6，t)最多相差1Y(7,t)=-(-1)[Round(t8)+Round(t×28)Round(t×48)]]]>D(7,t)=Round(t8)+Round(t×28)Round(t×48)]]>C(7,t)=Round(t×78)]]>→與D(7，t)最多相差1以上的D(P，t)與C(P，t)不論t為何值時，兩者最多相差只有1，通式如下在t基本工作時間脈沖，最均勻脈沖輸出通過零點的次數為
|Σi=1NAi×(t2i)|,Ai∈{0,1}]]>而最接近的數字化數值為Round(Σi=1NAi×(t2i)),Ai∈{0,1}]]>在t基本工作時間脈沖，本算法通過零點的次數為|Σi=1NAi×Round(t2i)|,Ai∈{0,1}]]>此數值與理想方波輸出通過零點次數的數字化數值相差只有1，即|Σi=1NAi×Round(t2i)-Round(Σi=1NAi×(t2i))|≤1,Ai∈{0,1}]]>所以，依照本發明的波形及產生方法，其輸出波形的數字邏輯狀態，與理想方波相對照，任何基本工作時間脈沖點，兩者傳送的脈沖數僅差半個脈沖，也就是在對應邏輯0與1變化的次數，僅相差一個通過零點次數。
以下再就根據本發明高速數字信號傳輸脈沖波形及產生方法而完成信號發送端、接收端的實施例，配合發送端及接收端的實體電路裝置做說明，但絕非以此限制本發明的范圍。
實施例一如圖8所示，是在信號發送端上的每個取樣周期內先產生出本發明波形向量，而后利用基本工作時間脈沖的上升或下降緣將此脈沖波形向量循序輸出的發送端BRM實體電路裝置，包含一計數器30、資料緩存器41、內存42，其中內存42的型態不拘，在本實施例是以只讀存儲器(ROM)為實施型態。使用者要求輸出脈沖個數經402傳到緩存器41，而緩存器41的鎖存信號是由計數器30輸出的最高位403決定，使此BRM在周期的一開始將資料鎖存進緩存器中。計數器30的信號來源為輸入時間脈沖401，其計數值輸出404接到內存42的列地址(Row Address)，而內存42的行地址(Column Address)由緩存器41的輸出405決定，即使用者可設定要輸出的脈沖數。
如圖8所示的內存42內事先存放經過本發明波形的函數演算所得的數值，以傳送三位數字信息(N＝3)為例，代入本發明波形的函數演算求得P＝0，1，2，3，4，5，6，7及基本工作時間脈沖t＝0，1，2，3，4，5，6，7時的狀態如下…N＝3，P＝1，t＝3，2N＝23＝8status＝AveragePulseGenerator(t，N，P)＝-(-1)round(t/8)＝-(-1)round(3/8)＝-(-1)(0)＝-1N＝3，P＝1，t＝4status＝AveragePulseGenerator(t，N，P)＝-(-1)round(t/8)＝-(-1)(1)＝+1…
N＝3，P＝5，t＝3status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t/8)+Round(t*4/8)]＝-(-1)[Round(3/8)+Round(3*4/8)]＝-(-1)[Round(0.375)+Round(1.5)]＝-(-1)
＝-1N＝3，P＝5，t＝4status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t/8)+Round(t*4/8)]＝-(-1)[Round(4/8)+Round(4*4/8)]＝-(-1)[Round(0.5)+Round(2)]＝-(-1)[1+2]＝+1…N＝3，P＝6，t＝3status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t*2/8)+Round(t*4/8)]＝-(-1)[Round(3*2/8)+Round(3*4/8)]＝-(-1)[Round(0.75)+Round(1.5)]＝-(-1)[1+2]＝+1N＝3，P＝6，t＝4status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t*2/8)+Round(t*4/8)]＝-(-1)[Round(4*2/8)+Round(4*4/8)]＝-(-1)[Round(1)+Round(2)]＝-(-1)[1+2]＝+1…結果將-1部分以0取代，整理如表2，存放在內存42中
表2

因為本發明的波形具有對稱特性，同時配合計數器30，所以基本工作時間脈沖只須算到半個周期即可。而內存42的行地址(Column Address)由緩存器41的輸出405決定，即使用者可設定要輸出的脈沖數，并用來控制內存42的輸出406接到Fo即可得到如圖4的結果。
再配合圖9所示，是圖8所示一個三位計數器30的實體電路裝置，包括數個D型正反器31，32，33，34串接作為計數器，該D型正反器31，32，33，34為上緣觸發的型態，{Q4\，Q3\，Q2\，Q1\}為計數值，當復位信號302為低電位時，{Q4\，Q3\，Q2\，Q1\}計數值為0，當復位信號302為高電位時，D型正反器在接收到C0時間脈沖301輸入后，{Q4\，Q3\，Q2\，Q1\}開始向下計數，將Q1\，Q2\，Q3\分別與Q4\經XOR(異或)邏輯門35，36，37的邏輯運算，可以得到{A2，A1，A0}為上下數計數，可滿足上下數的需求。在計數器復位歸零后，此{A2，A1，A0}地址根據時間脈沖變化的順序為0，1，2，3，4，5，6，7，7，6，5，4，3，2，1，0，即在完成上數后自動下數，如此反復。各信號根據基本工作時間脈沖變化情況如表3
表3t Q4 Q3 Q2 Q1 A2 A1 A0 {A2，A1，A0}003490110110610 0101101511 0100100412 0011011313 0010010214 0001001115 00000000實施例二如圖10所示，利用數字邏輯電路產生并同時輸出本發明波形的發送端BRM實體電路裝置，包含一個計數器50、資料緩存器41、基本工作頻率產生器60、選波器70及脈沖合成器80 。使用者要求輸出脈沖個數經902傳到緩存器41，而緩存器41的鎖存信號是由計數器50輸出的最高位903決定，使此BRM在周期的一開始將資料鎖存進緩存器中。計數器50的信號來源為輸入時間脈沖901，其計數值輸出904接到基頻產生器60產生基本脈沖906，再經選波器70選擇適用的基本脈沖，選擇的方法則是由資料緩存器41的值905決定，即使用者可設定要輸出的脈沖數。選出的基本脈沖907最后經過脈沖合成器80合成出所要的輸出脈沖。
如圖11所示，為圖10所示一個三位計數器50的實施例，包括數個D型正反器51，52，53串接作為計數器，D型正反器51，52，53為上緣觸發的型態，{C3，C2，C1}為計數值，當復位端信號502為低電位時，{C3，C2，C1}計數值為0，當復位端信號502為高電位時，D型正反器51在接收到C0輸入時間脈沖501輸入后，{C3，C2，C1}開始計數。
再配合圖12a所示，為圖10所示一個三位基頻產生器60的實施例，包括有數個XOR門61、62及63。將C0輸入時間脈沖601與計數器50的C1計數器值602經XOR門61邏輯運算后，可以得到M0基本時間脈沖605 。將計數器50的C1計數器值602與計數器50的C2計數器值603經XOR門62邏輯運算后，可以得到M1基本時間脈沖606。將計數器50的C2計數器值603與計數器50的C3計數器值604經XOR門63邏輯運算后，可以得到M2基本時間脈沖607。
圖12b是圖10中三位的基頻產生器60另一實施例。C0輸入時間脈沖611、計數器50的C1計數器值614及計數器50的C1計數器值614，分別作為負緣觸發D型正反器64，65，66的鎖存信號源。將負緣觸發D型正反器64，65，66的Q\輸出613，615，617分別接回自己的D輸入，如此，輸出的613，615，617信號即為基本時間脈沖M0，M1，M2。當復位端信號612為低電位時，M0，M1，M2輸出亦為低電位，當復位端信號612為高電位時，M0，M1，M2分別根據輸入的C0，C1，C2的時間脈沖變化而改變。
圖12a、12b輸出的基本時間脈沖M0，M1，M2的波形與本發明的波形相同。
又根據圖11所示，選波器70是將基頻產生器60產生的基本時間脈沖906根據資料緩存器41的二進制數值905，即使用者設定要輸出的脈沖數，來選擇基本時間脈沖，所以是將基本時間脈沖906與對應的資料緩存器41的輸出位905作AND的邏輯運算，因為任何邏輯值與1(高電位)作AND門的邏輯運算，其結果仍為它本身，而任何作何邏輯值與0(低電位)作AND門的邏輯運算，其結果必定為0，利用這一特性，即可選出想要的基本時間脈沖。而脈沖合成器80則是將選到的基本時間脈沖907作XOR門的運算，即可以得到本發明的波形，如圖4、圖5。
實施例三如圖13所示，為信號接收端以計數器計數從信號發送端發送的脈沖數目，讀取后清除的實體電路。表示數值的脈沖信號952及表示方向的方向信號951分別輸入計數器95。計數器95會根據方向951決定上數或下數。每當952有一個上升緣或下降即計數一次。接收端數字系統根據讀取周期，固定由954送入讀取信號由953的數字阜讀取計數器的計數值。在讀取值的同時954讀取信號也觸發復位，將計數器復位為零以備計數下一個周期的脈沖數。
權利要求
1.一種高速數字信號傳輸脈沖的波形，其特征在于該波形是由傳輸周期基本時間脈沖的2的指數倍波寬的兩種半波所均勻組合而成，在基本工作時間脈沖周期為傳輸脈沖數目的整數倍時，該波形的各方波波寬相等且均勻分布于整個傳輸周期的理想均勻方波，在基本工作時間脈沖周期為傳輸脈沖數目的非整數倍時，該波形由一種基本方波、及另外一種波寬為基本方波兩倍的方波的半波所均勻混合組成，且均勻分布于整個傳輸周期；該波形是以周期的一半作分隔為對稱，具有2倍數重現性；該波形所對應的邏輯狀態，在一個周期的開始及結束，其邏輯必固定為0或1；該波形所傳送的脈沖數，與波寬相等且均勻分布的理想均勻方波波形所傳送的脈沖數比較，最多僅差半個脈沖。
2.一種產生如權利要求1的高速數字信號傳輸脈沖波形的方法，其步驟包含a.訂立基本工作時間脈沖點t；b.設定一周期儲存的位數N，即以N位來儲存一周期可輸出的脈沖數；c.計算出一周期的時間T；d.設定一周期要傳遞的脈沖數P；e.計算輸出波形在一時間周期T內各基本工作時間脈沖t的0與1的邏輯狀態；f.輸出均勻脈沖波形向量資料，即累計步驟e所得該時間周期T內的該N位的波形邏輯狀態計算結果來輸出脈沖波形的向量資料；g.由發送端以各時間周期T具有脈沖數P而輸出發送均勻脈沖給接收端，即根據發送端利用固定時間脈沖及數字邏輯，將步驟f所得的均勻脈沖波形向量資料循序以均勻脈沖方式輸出；h.接收端以計數所收到的波數，即接收端以計數器計數所收到的波數；以及i.接收端讀取計數值，即接收端在接收波數后，以固定的取樣頻率讀取計數值；其特征在于，根據上述的各步驟，使信號發送端上的每個取樣周期內產生如權利要求1的高速數字信號傳輸脈沖波形向量，然后利用固定時間脈沖，將該脈沖波形向量循序輸出，或者是利用一數字邏輯裝置產生并同時輸出該波形；在信號接收端上則以一計數器裝置計數所接收的波數，再以固定的取樣頻率讀取該計數值，讀出如權利要求1的高速數字信號傳輸脈沖波形。
3.如權利要求2的方法，其特征在于，該步驟c中的周期時間T，其值為(T)＝2N+1個基本工作時間脈沖。
4.如權利要求2的方法，其特征在于，該步驟d中的一周期要傳送的脈沖數P，其值P≤2N-1。
5.一種傳輸高速數字信號傳輸脈沖的裝置，其包含有一信號發送端，包括有一計數器、緩存器及內存，其中內存內部預先儲存有如權利要求1所述的高速數字信號傳輸脈沖波形的向量資料，該緩存器具有一輸入端，用來輸入輸出脈沖個數，而緩存器的鎖存信號是由計數器輸出的最高位決定，周期的一開始將資料鎖存進緩存器中，而計數器的信號來源為一輸入時間脈沖，其計數值輸出端則連接到內存的列地址，而內存的行地址則連接到緩存器的輸出端，通過由緩存器及計數器共同控制內存輸出設定要輸出的脈沖數及波形；以及，一信號接收端，至少包括有一計數器，接收來自信號發送端表示數值的脈沖信號及表示方向的方向信號，根據方向信號決定上數或下數，且每當脈沖信號有一個上升緣或下降即計數一個脈沖數，并具有一讀取控制端，以讀取周期固定由讀取控制端送入讀取信號，再由一數字端口讀出計數器的計數值，在讀取該計數值的同時，讀取控制端的讀取信號同時觸發復位，將計數器復位為零，以計數下一個周期的脈沖數，其特征在于，信號發送端上的每個取樣周期內產生如權利要求1的高速數字信號傳輸脈沖波形向量，然后利用固定時間脈沖，將該脈沖波形向量循序輸出，或者是利用一數字邏輯裝置產生并同時輸出該波形；在信號接收端上則以一計數器裝置計數所接收的波數，再以固定的取樣頻率讀取該計數值，讀出如權利要求1的高速數字信號傳輸脈沖波形。
6.如權利要求5所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的內存為只讀存儲器構成。
7.如權利要求5所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的計數器由數個D型正反器串接及異或門邏輯電路構成。
8.如權利要求5所述的高速數字信號傳輸脈沖裝置，其特征在于，該D型正反器為上緣觸發的型態。
9.一種傳輸高速數字信號傳輸脈沖的裝置，其包含有一信號發送端，包括有一計數器、緩存器、基頻產生器、選波器及脈沖合成器，其中緩存器具有一輸入端，可供輸入輸出脈沖個數設定資料，而緩存器的鎖存信號是由計數器輸出的最高位決定，而在周期的一開始將資料鎖存進緩存器中，而計數器由一輸入時間脈沖提供信號來源，并具有一計數值輸出端連接到基頻產生器，用基頻產生器產生一基本脈沖，再經選波器選擇適用的基本脈沖，其選擇方式是由資料緩存器的輸出值決定，即通過設定要輸出的脈沖數，而選波器選出的基本脈沖最后經過脈沖合成器合成出所要的輸出脈沖數及波形；以及，一信號接收端，至少包括有一計數器，接收來自信號發送端表示數值的脈沖信號及表示方向的方向信號，根據方向信號決定上數或下數，且每當脈沖信號有一個上升緣或下降即計數一個脈沖數，并具有一讀取控制端，以讀取周期固定由讀取控制端送入讀取信號，再由一數字端口讀出計數器的計數值，在讀取該計數值的同時，讀取控制端的讀取信號同時觸發復位，將計數器復位為零，以計數下一個周期的脈沖數；其特征在于，信號發送端上的每個取樣周期內產生如權利要求1的高速數字信號傳輸脈沖波形向量，然后利用固定時間脈沖，將該脈沖波形向量循序輸出，或者是利用一數字邏輯裝置產生并同時輸出該波形；在信號接收端上則以一計數器裝置計數所接收的波數，再以固定的取樣頻率讀取該計數值，讀出如權利要求1的高速數字信號傳輸脈沖波形。
10.如權利要求9所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的內存為只讀存儲器構成。
11.如權利要求9所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的計數器為數個D型正反器串接構成。
12.如權利要求11所述的高速數字信號傳輸脈沖裝置，其特征在于，該D型正反器為上緣觸發的型態。
13.如權利要求9所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的基頻產生器由數個異或門構成。
14.如權利要求9所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端中的基頻產生器由數個D型正反器組成。
15.如權利要求14所述的高速數字信號傳輸脈沖裝置，其特征在于，該D型正反器為負緣觸發的型態。
16.如權利要求9所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的選波器為與門所構成。
17.如權利要求9所述的高速數字信號傳輸脈沖裝置，其特征在于，該信號發送端的脈沖合成器由異或門所構成。
全文摘要
一種高速數字信號傳輸脈沖的波形，該波形是由傳輸周期基本時間脈沖的2的指數倍波寬的兩種半波所均勻組合而成，在基本工作時間脈沖周期為傳輸脈沖數目的整數倍時，該波形的各方波波寬相等且均勻分布于整個傳輸周期的理想均勻方波，在基本工作時間脈沖周期為傳輸脈沖數目的非整數倍時，該波形由一種基本方波及另外一種波寬為基本方波兩倍的方波的半波所均勻混合組成，且均勻分布于整個傳輸周期；該波形是以周期的一半作分隔為對稱，具有2倍數重現性；該波形所對應的邏輯狀態，在一個周期的開始及結束，其邏輯必固定為0或1；該波形所傳送的脈沖數，與波寬相等且均勻分布的理想均勻方波波形所傳送的脈沖數比較，最多僅差半個脈沖。
文檔編號H03L7/18GK1527483SQ0310519
公開日2004年9月8日 申請日期2003年3月6日 優先權日2003年3月6日
發明者江士標, 李棟梁, 楊啟明, 張新民, 黃全富 申請人:視動自動化科技股份有限公司