專利名稱：利用延遲鎖定環的延遲元件的制作方法
技術領域：
本發明涉及延遲電路，更具體地說，涉及利用延遲鎖定環來產生用于匹配其它電路中的延遲的數字指針的延遲元件。
延遲鎖定環(DLL)用于把周期性的輸入信號與輸出信號進行比較。用這種方法可以把信號之間的相位差調整到接近零。參考

圖1，圖中示出傳統的DLL 10。輸入信號CKin輸入到延遲線12和相位比較器14。利用相位比較器14把輸出信號CKout與輸入信號CKin進行比較。相位比較器14調整或調節延遲線12，以便在輸入信號和輸出信號之間形成零相位差。當輸入信號CKin和輸出信號CKout之間的延遲達到時鐘周期T或者其倍數(kT，其中k是自然數)時，延遲線12處在穩定狀態。例如，DLL 10可以用來使指定的集成電路上的輸入時鐘與輸出時鐘同步。
參考圖2，圖中示出DLL的應用。DLL 20包括由接收機22引入的和由驅動器24引入的延遲。這些延遲由延遲元件26進行補償。延遲元件26在反饋回路中提供延遲補償
，其中，
＝R+D。R是由接收機22引入的延遲，而D是由驅動器24引入的延遲。當分別用CKin和CKout表示的輸入和輸出時鐘的相位差成為2kT時，即，當輸入和輸出信號之間的延遲等于時鐘周期的倍數，即kT時，輸入和輸出時鐘同步。于是，相位比較器14檢測到其兩個輸入信號26和27之間的無相位差。與輸入時鐘(CKin)相比較，輸入信號26具有延遲R。與輸入時鐘(CKin)相比較，輸入信號27具有延遲kT+R，其中T是時鐘周期。就圖2所顯示和描述的而論，調整延遲線控制信號(指針)30，直至輸入信號26和27同步為止。
現在參考圖3，圖中說明DLL的更專門的應用。電路40用來使輸出數據流DQout同步。利用DLLCLK信號將輸出數據DQ鎖存在D型觸發器(DFF)中。所述延遲是接收機延遲R、驅動器延遲D和由觸發器DFF引入的延遲的總和。
參考圖4，利用DLL將時鐘頻率乘2，可以使圖3的電路40適合于提供雙倍數據速率輸出。如上所述，DLL系統50產生具有雙倍輸入時鐘頻率的時鐘信號，使得輸出數據(DQout)與輸入時鐘(CKin)同相。為了實現這一點，從輸入時鐘信號CKin衍生出兩個時鐘信號。第一衍生信號具有kT-D的延遲，其中D是“或”門52、觸發器DFF和輸出驅動器24的延遲的總和。第二衍生時鐘信號具有(3kT/2)-D的延遲。第一和第二衍生時鐘信號兩者都輸入到“或”門52。對于第二衍生信號，使用第二延遲線54，后者受控于來自相位比較器14的指針P/2(具有控制延遲線12的指針P的值的一半)。引入延遲元件57，以便向輸入信號53提供延遲。在這種情況下，DLL是數字式的，這意味著可以通過丟棄(dropping)最低有效位(LSB)來將指針P除以2。這確保了由延遲線54引入的延遲是由延遲線12引入的延遲的一半。
由延遲線12引入的延遲是kT-D-R。由延遲線54引入的延遲是(kT-D-R)/2。因此，在“或”門52的輸入端53輸入的信號的延遲是(kT-D)+(kT-D-R)/2+(R+D)/2＝(3kT/2)-D。這確保在輸入端53上產生具有相對于輸入端55上的第一時鐘的180°相移的第二時鐘。
與DLL系統50有關的問題是使延遲元件跟蹤接收機和驅動電路的所有操作和溫度變化是困難的。同樣，產生跟蹤這種延遲的一半的電路以便雙倍數據速率甚至更加困難。
因此，存在對于包含延遲鎖定環的延遲元件的需求，所述延遲鎖定環提供對于在電路中引入的延遲的更好的跟蹤。還存在對于提供對半延遲時鐘信號的延遲鎖定環電路的需求。
根據本發明，延遲鎖定環包括一種延遲線，后者用來按照控制信號、通過該延遲線提供延遲，所述延遲線跨接在輸入節點和輸出節點之間。延遲元件連接到所述輸入節點，所述延遲元件用來向來自所述輸入節點的的輸入信號提供預定的延遲，以便提供延遲后的輸入信號。相位比較器連接到輸出節點和延遲元件，用來比較輸出信號和延遲的輸入信號之間的相位差，并且用來向延遲線輸出控制信號，使得所述延遲線向跨接在所述輸入和輸出節點的延遲線提供預定的延遲值。
在各替代的實施例中，控制信號最好是數字信號。可以把所述控制信號發送到其它電路。可以對所述控制信號進行算術處理，以便提供能夠向其它延遲線提供正比于控制信號的延遲的變更后的控制信號。所述延遲線可以包括受控于所述控制信號的晶體管。輸入信號最好是時鐘信號。延遲鎖定環可以包括用于存儲的寄存器，以便存儲所述控制信號。
另一個延遲鎖定環電路包括用以接收延遲后的輸入信號的輸入節點。第一延遲鎖定環的第一延遲線連接在輸入節點和第一節點之間。第一延遲元件連接到所述第一節點，并且連接到第一相位比較器，所述第一相位比較器用以提供調整所述第一延遲線的延遲的第一控制信號。所述第一延遲元件包括第二延遲鎖定環，后者進一步包括用來根據第二控制信號通過所述第二延遲線提供延遲的第二延遲線。
所述第二延遲線連接到所述第一相位比較器和所述第一節點。所述第二延遲鎖定環還包括連接到所述輸入節點的第二延遲元件。所述第二延遲元件向來自所述第一節點的第一節點信號提供預定的延遲值，以便提供延遲后的第一節點信號。第二相位比較器連接到所述第一相位比較器和所述第二延遲元件，用來比較來自所述第二延遲線的輸出信號和所述延遲后的第一節點信號之間的相位差。所述第二相位比較器向所述第二延遲線輸出所述第二控制信號，使得所述第二延遲線輸出預定的延遲值，并且通過所述第一延遲線補償所述輸入節點和所述第一節點之間的延遲。
在各替代的實施例中，所述第二控制信號最好是數字信號。所述延遲鎖定環電路可以包括連接到所述第一節點的第三延遲線，所述第三延遲線用于提供所述預定的延遲值的一小部分，所述第三延遲線通過受控于所述第二控制信號的用算術方法變更后的信號而提供所述預定延遲值的所述一小部分，從而補償所述第二和第三延遲線的延遲值的物理變化。所述延遲鎖定環電路還可以包括“或”門，用來把所述第三延遲線的輸出信號和所述第一節點上的信號邏輯組合，使得從所述“或”門輸出的時鐘速率不同于所述第一輸入信號。在一個實施例中，所述用算術方法變更后的信號是所述第一和第二控制信號的和的一半，并且所述第三延遲線中的延遲是所述第一和第二延遲線的延遲的一半。所述延遲鎖定環可以包括寄存器，用來存儲所述第二控制信號、進行算術運算、以及向其它電路發送所述第二控制信號及其算術變更后的部分。所述第二延遲元件可以包括無源元件，后者模擬所述延遲鎖定環之前和之后的電路延遲。
此外，還描述了根據本發明的時鐘電路，后者尤其包括連接到所述第一節點的第三延遲線，所述第三延遲線用于提供所述預定的延遲值的一小部分，所述第三延遲線通過受控于所述第二控制信號的用算術方法變更后的信號而提供所述預定延遲值的所述一小部分，從而補償所述第二和第三延遲線的延遲值的物理變化。還包含一種“或”門，用來把所述第三延遲線的輸出信號和所述第一節點上的信號邏輯組合，使得從所述“或”門輸出的時鐘速率不同于所述第一輸入信號。還包含一種觸發器，后者由所述時鐘速率啟動，以便允許數據通過所述觸發器傳輸到驅動器。
在所述時鐘電路的各替代的實施例中，可以包括寄存器，用來存儲所述第二控制信號、進行算術運算、以及向其它電路發送所述第二控制信號及其算術變更后的部分。所述第二控制信號最好是數字信號。在一個實施例中，所述算術變更后的信號是所述第一和第二控制信號的和的一半，并且所述第三延遲線中的延遲是所述第一和第二延遲線的和的延遲的一半，從所述“或”門輸出的時鐘大體上等于在所述輸入節點輸入的時鐘的兩倍。所述第二延遲元件可以包括無源元件，后者模擬所述接收機、所述“或”門、所述觸發器和所述驅動器的電路延遲。
聯系附圖閱讀以下對本發明的說明性的實施例的詳細描述，本發明的這些和其它目的、特征和優點將變得更加清楚。
下面將參考附圖詳細描述本發明的最佳實施例，附圖中圖1是先有技術延遲鎖定環的示意圖；圖2是具有代表由電路元件引入的延遲的延遲元件的先有技術延遲鎖定環的示意圖；圖3是用來向觸發器提供鎖存數據用的時鐘信號的先有技術延遲鎖定環的示意圖；圖4是用來向觸發器提供鎖存數據用的雙倍時鐘信號的先有技術延遲鎖定環電路的示意圖；圖5是根據本發明的產生指針用的延遲鎖定環的示意圖；圖6是本發明的第一實施例的示意圖，示出代替圖4中所示的延遲元件的延遲線；圖7是本發明的另一實施例的示意圖，示出圖6的組合的延遲線和指針；圖8是本發明的另一實施例的示意圖，示出代替圖7中所示的延遲元件的延遲線，所述延遲線受控于
圖9是本發明的另一實施例的示意圖，示出被圖5的延遲鎖定環代替的延遲元件；以及圖10是更詳細地顯示根據本發明的圖5的延遲鎖定環的示意圖。
本發明涉及延遲電路，更具體地說，涉及利用延遲鎖定環來產生提供匹配的延遲的數字指針的延遲元件。本發明在所述同一電路的其它部分中以及在其它電路中使用數字指針，以便提供用來在所述電路中引入適當的延遲的控制信號。本發明提供對應于延遲
的指針，以便利用該指針來控制延遲線、產生預定的延遲
。此外，利用所述指針來控制延遲元件，使它在所有過程和溫度變化范圍內具有第一延遲屬性。通過例如利用附加的矩陣因子和分解矩陣為下列表達式，可實現這種濾波器40的函數。
#Lik＝(0+0+2+2)+2acc+(0+0+0+0)+5acc＝11個加法器(其中是實施所需的加法器數)。因此，與直接實施方式相比，進一步的結構因式分解使該因式分解實施方式所需的加法器數目減小66％(即相對32個加法器需要11個加法器)。
圖2示出一種濾波器配置，適合于提供圖1單元10內單元13和15的第一內插網絡級(自舉濾波器)的輸出。如前所述，函數H0(z)僅是傳送通過恒等式函數(H0(z)＝z)，從而在提供到延遲網絡20(圖1)之間在圖2的單元200中緩沖輸入的前置濾波數據(從圖1單元17)。在由單元200緩沖之后圖2內插器函數內插輸入的抽樣數據以提供在來自單元17的輸入樣本中間的插入數據樣本。H1(z)內插函數，包括加法器(單元204，206和214-232)，換算器(單元202，208，210，212，234和236)并輸出級250。H1(z)示出如下。H1(z)=2-5z-1+11z-2-24z-3+80z-4+80z-5-24z-6+11z-7-5z-8+2z-9128]]>由圖2配備提供的函數H1(z)和H0(z)的最終輸出與輸入數據相比，包括用因子2上升抽樣的內插數據樣本。
圖3是一種有益的復雜性降低的濾波器(與圖1A單元40的高性能濾波器相比，該濾波器可有選擇地用于圖1單元40的抽樣率轉換器配置。圖3濾波器采用9個加法器(單元312，314，318，334，340，349，374，380和392)和兩個乘法器(單元326和352)加上多個D型寄存器延遲級和換算級及其他級。(注意，單元320，342和386從電路用途來講不算作加法器，因為過丟棄(dropping off) 的最低有效位而獲得 /2來提供 /2的延遲。 /2用來控制延遲線120，以便在其中提供等于 /2的延遲。延遲線120提供這樣的延遲元件是有利的，即，該延遲元件跟蹤一種延遲元件(圖5的延遲線112)的延遲，例如，經過所有變化和溫度范圍，始終具有 的延遲，如圖5中所示。換言之，延遲線120將是 延遲的一半。利用延遲線121來提供延遲線123的延遲的一半。延遲線123受控于由相位比較器114產生的指針P。延遲線121受控于可以通過除以2而用算術方法提供的P/2。
參考圖7，圖中示出本發明的另一個實施例。可以使用組合的延遲線132來提供適當的延遲。根據本發明，可以通過提供適當尺寸的延遲線并且利用指針信號的總和來控制所述延遲線而將兩條或更多條延遲線組合。這可以通過以下方法來實現對所述各信號進行邏輯組合、例如相加，以便提供控制延遲線132的組合指針信號。將延遲線120和121(圖6)組合，于是產生用來控制延遲線132的等于P/2+ /2的指針信號。P/2是產生延遲線112的由相位比較器114提供的延遲的一半的指針。到達“或”門的輸入信號150和152分別被延遲(3kT/2)-D和kT-D。但是，根據本發明，如上所述，對所述延遲進行溫度和其它變化的補償。有益的是，本發明通過實施圖5的DLL 100而提供更加穩定的延遲和半延遲跟蹤。圖5的DLL 100產生提供各延遲線需要的精確的延遲值的指針。由于來自相位比較器的指針用于多個位置并且最好是數字式的，所以，所述延遲和半延遲被自動地被補償，從而提供更好的時鐘信號和真實的雙時鐘速率。
參考圖8，圖中示出本發明的最佳實施例。用延遲線156代替延遲元件130。延遲線156接收指針 。根據本發明，可以從集成電路的其它區域接收 ，在所述區域，按照圖5產生 最好是數字式的，以便可以容易地進行算術運算。例如，進行除以2的運算以便產生用于延遲線132的 /2。可以執行包括乘法、加法和減法的其它算術運算，以便改變 一種構造如下。結構因式分解濾波器40的矩陣Lik以提供Lik==64060000016128·011001-101-1-111-33-1]]>#Lik＝(0+0+2+2)+2acc+(0+1+1+0)+8acc＝16個加法器(其中#Lik是實現所需的加法器數)因此，與直接實施方式相比結構因式分解使該因式分解實施方式所需的加法器數減少50％(即與個32加法器相比需要16個加法器)。圖1A的濾波器40實現這一結構因式分解方案，該方案表示下列函數H(DC)＝l，
總成函數 基礎濾波器μ∈[-.5，.5]濾波器40有益地實現這一最小化結構因式分解函數以提供圖1A抽樣率轉換器輸出，而以單個數據速率(所需輸出抽樣率)處理數據。如圖1A所示，它用三個乘法器(單元43，46和49)和16個加法器(單元51-81)和39個鎖存器實現。與常規函數相比該濾波器函數就減小的通帶混迭分量(對于初步處理類型應用是關鍵的)提供改進的性能。用減小的電路硬件成本的復雜性獲得這一改進的性能。結構因式分解方法也可應用于最佳化和最小化抽樣率轉換器的其他數字濾波器函數。
單元40的結構因式分解濾波器函數(和其他濾波器函數)還可利用其他行內容。
權利要求
1.一種延遲鎖定環，它包括延遲線，用來按照控制信號、通過該延遲線提供延遲，所述延遲線跨接在輸入節點和輸出節點之間；延遲元件，它連接到所述輸入節點，所述延遲元件用來向來自所述輸入節點的輸入信號提供預定的延遲值，以便提供延遲后的輸入信號；以及相位比較器，它連接到所述輸出節點和所述延遲元件，用來比較輸出信號和所述延遲輸入信號之間的相位差，并且用來向延遲線輸出控制信號，使得所述延遲線向跨接在所述輸入和輸出節點之間的所述延遲線提供所述預定的延遲值。
2.權利要求1中所述的延遲鎖定環，其特征在于所述控制信號是數字信號。
3.權利要求1中所述的延遲鎖定環，其特征在于把所述控制信號發送到其它電路。
4.權利要求3中所述的延遲鎖定環，其特征在于對所述控制信號進行算術處理，以便提供能夠向其它延遲線提供正比于所述控制信號的延遲的變更后的控制信號。
5.權利要求1中所述的延遲鎖定環，其特征在于所述延遲線包括受控于所述控制信號的晶體管。
6.權利要求1中所述的延遲鎖定環，其特征在于所述輸入信號是時鐘信號。
7.權利要求1中所述的延遲鎖定環，其特征在于還包括用于存儲的寄存器，以便存儲所述控制信號。
8.一種延遲鎖定環電路，它包括；用以接收延遲后的輸入信號的輸入節點；第一延遲鎖定環，其第一延遲線連接在所述輸入節點并且連接到第一節點；第一延遲元件，它連接到所述第一節點，并且連接到第一相位比較器，所述第一相位比較器用以提供調整所述第一延遲線的延遲的第一控制信號；所述第一延遲元件包括第二延遲鎖定環，后者進一步包括第二延遲線，用來根據第二控制信號通過該第二延遲線提供延遲；所述延遲線連接到所述第一相位比較器和所述第一節點；第二延遲元件，它連接到所述輸入節點，所述第二延遲元件向來自所述第一節點的第一節點信號提供預定的延遲值，以便提供延遲后的第一節點信號；以及第二相位比較器，它連接到所述第一相位比較器和所述第二延遲元件，用來比較來自所述第二延遲線的輸出信號和所述延遲后的第一節點信號之間的相位差，所述第二相位比較器向所述第二延遲線輸出所述第二控制信號，使得所述第二延遲線輸出預定的延遲值，并且通過所述第一延遲線補償所述輸入節點和所述第一節點之間的延遲。
9.權利要求8中所述的延遲鎖定環電路，其特征在于所述第二控制信號是數字信號。
10.權利要求8中所述的延遲鎖定環電路，其特征在于還包括第三延遲線，它連接到所述第一節點，所述第三延遲線用于提供所述預定的延遲值的一小部分，所述第三延遲線通過受控于所述第二控制信號的用算術方法變更后的信號而提供所述預定延遲值的所述一小部分，從而補償所述第二和第三延遲線的延遲值的物理變化。
11.權利要求10中所述的延遲鎖定環電路，其特征在于還包括“或”門，用來把所述第三延遲線的輸出信號和所述第一節點上的信號邏輯組合，使得從所述“或”門輸出的時鐘不同于所述第一輸入信號。
12.權利要求10中所述的延遲鎖定環電路，其特征在于所述用算術方法變更后的信號是所述第一和第二控制信號的和的一半，并且所述第三延遲線中的延遲是所述第一和第二延遲線的和的延遲的一半。
13.權利要求8中所述的延遲鎖定環電路，其特征在于還包括寄存器，用來存儲所述第二控制信號、進行算術運算、以及向其它電路發送所述第二控制信號及其算術變更后的部分。
14.權利要求8中所述的延遲鎖定環電路，其特征在于所述第二延遲元件包括無源元件，后者模擬所述延遲鎖定環之前和之后的電路延遲。
15.一種時鐘電路，它包括輸入節點，用以接收來自接收機的延遲后的輸入信號；第一延遲鎖定環，其第一延遲線連接在所述輸入節點并且連接到第一節點；第一延遲元件，它連接到所述第一節點，并且連接到第一相位比較器，所述第一相位比較器用以提供調整所述第一延遲線的延遲的第一控制信號，所述第一相位比較器連接到所述輸入節點；所述第一延遲元件包括第二延遲鎖定環，后者進一步包括第二延遲線，用來根據第二控制信號通過該第二延遲線提供延遲，所述延遲線連接到所述第一相位比較器和所述第一節點；第二延遲元件，它連接到所述輸入節點，所述第二延遲元件向來自所述第一節點的第一節點信號提供預定的延遲值，以便提供延遲后的第一節點信號；第二相位比較器，它連接到所述第一相位比較器和所述第二延遲元件，用來比較來自所述第二延遲線的輸出信號和所述延遲后的第一節點信號之間的相位差，所述第二相位比較器用來向所述第二延遲線輸出所述第二控制信號，使得所述第二延遲線輸出預定的延遲值、并且通過所述第一延遲線補償所述輸入節點和所述第一節點之間的延遲；以及第三延遲線，它連接到所述第一節點，所述第三延遲線用于提供所述預定的延遲值的一小部分，所述第三延遲線通過受控于所述第二控制信號的用算術方法變更后的信號而提供所述預定延遲值的所述一小部分，從而補償所述第二和第三延遲線的延遲的物理變化；“或”門，用來把所述第三延遲線的輸出信號和所述第一節點上的信號邏輯組合，使得從所述“或”門輸出的時鐘不同于所述第一輸入信號；以及觸發器，后者由所述時鐘啟動，以便允許數據通過所述觸發器傳輸到驅動器。
16.權利要求15中所述的時鐘電路，其特征在于還包括寄存器，用來存儲所述第二控制信號、進行算術運算、以及向其它電路發送所述第二控制信號及其算術變更后的部分。
17.權利要求15中所述的時鐘電路，其特征在于所述第二控制信號是數字信號。
18.權利要求15中所述的時鐘電路，其特征在于所述用算術方法變更后的信號是所述第一和第二控制信號的和的一半，并且所述第三延遲線中的延遲是所述第一和第二延遲線的和的延遲的一半，從所述“或”門輸出的時鐘大體上等于在所述輸入節點輸入的時鐘的兩倍。
19.權利要求15中所述的時鐘電路，其特征在于所述第二延遲元件可以包括無源元件，后者模擬所述接收機、所述“或”門、所述觸發器和所述驅動器的電路延遲。
全文摘要
本發明的延遲鎖定環(100)包括延遲線(112),用來按照控制信號(P)、通過該延遲線提供延遲,延遲線跨接在輸入節點(108)和輸出節點(B)之間。延遲元件(110)連接到輸入節點,延遲元件用來向來自輸入節點的輸入信號(CKin)提供預定的延遲,以便提供延遲后的輸入信號。相位比較器(114)連接到輸出節點和延遲元件,用來比較輸出信號(CKout)和輸入信號之間的相位差以及向延遲線輸出控制信號,使得延遲線向跨接在輸入和輸出節點的延遲線提供預定的延遲值。
文檔編號H03L7/00GK1271212SQ00106950
公開日2000年10月25日 申請日期2000年4月20日 優先權日1999年4月20日
發明者J·-M·多爾圖, A·M·楚, F·費萊奧羅 申請人:因芬尼昂技術北美公司, 國際商業機器公司