上部不變寬的高縱橫比蝕刻的制作方法
【專利摘要】本發明實施例提供了一種用于實施高縱橫比蝕刻的方法。提供了一種具有布置在半導體襯底上方的硬掩模層的半導體襯底。對硬掩模層實施第一蝕刻以形成暴露半導體襯底的硬掩模開口。硬掩模開口具有底部寬度。穿過硬掩模開口，對半導體襯底實施第二蝕刻，以形成具有頂部寬度的襯底開口，頂部寬度約等于硬掩模開口的底部寬度。形成內襯于襯底開口的側壁的保護層。穿過硬掩模開口，對半導體襯底實施第三蝕刻，以增加襯底開口的高度。在第三蝕刻期間，襯底開口的頂部寬度基本保持不變。也提供了具有高縱橫比開口的半導體結構。本發明實施例涉及上部不變寬的高縱橫比蝕刻。
【專利說明】
上部不變寬的高縱橫比蝕刻
技術領域
[0001 ]本發明實施例涉及上部不變寬的高縱橫比蝕刻。【背景技術】
[0002]通常在集成電路的制造期間實施高縱橫比蝕刻以形成具有高縱橫比的開口。發現，高縱橫比蝕刻可以應用于提高集成電路組件(例如，晶體管、二極管、電阻器、電容器、 電感器等)的密度。例如，可以使用高縱橫比蝕刻以形成溝槽電容器、溝槽存儲器單元、溝槽隔離件、溝槽晶體管或利用三維結構概念的其他集成電路組件。此外，高縱橫比蝕刻可以應用于形成硅柱、微機電結構(MEMS)器件或其他半導體結構。
【發明內容】

[0003]根據本發明的一些實施例，提供了一種半導體結構，包括:半導體襯底，限定開口， 其中，所述開口具有至少約30的高度與寬度的比率，并且其中，所述開口包括上部區域和下部區域，所述下部區域位于所述上部區域下面并且鄰接所述上部區域；以及保護層，內襯于所述上部區域的側壁，并且從所述半導體襯底的上表面延伸并且終止于所述上部區域和所述下部區域之間的界面處。
[0004]根據本發明的另一些實施例，還提供了一種用于實施蝕刻的方法，所述方法包括: 提供具有硬掩模層的半導體襯底，所述硬掩模層布置在所述半導體襯底上方；對所述硬掩模層實施第一蝕刻以形成暴露所述半導體襯底的硬掩模開口，其中，所述硬掩模開口具有底部寬度；穿過所述硬掩模開口，對所述半導體襯底實施第二蝕刻，以形成具有頂部寬度的襯底開口，所述頂部寬度約等于所述硬掩模開口的底部寬度；形成內襯于所述襯底開口的側壁的保護層；以及穿過所述硬掩模開口，對所述半導體襯底實施第三蝕刻，以增加所述襯底開口的高度，其中，在所述第三蝕刻期間，所述襯底開口的頂部寬度基本保持不變。
[0005]根據本發明的又一些實施例，還提供了一種微機電系統(MEMS)結構，包括:集成電路；MEMS器件，接合至所述集成電路并且電連接至所述集成電路，所述MEMS器件包括限定開口的MEMS襯底，其中，所述開口具有至少約30的高度與寬度的比率，并且其中，所述開口包括上部區域和下部區域；以及保護層，內襯于所述上部區域的側壁，并且從所述MEMS 襯底的上表面延伸至所述上部區域和所述下部區域之間的界面。【附圖說明】
[0006]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意， 根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0007]圖1示出了具有高縱橫比開口的半導體結構的一些實施例的截面圖。
[0008]圖2A示出了具有高縱橫比開口的微機電系統(MEMS)結構的一些實施例的截面圖。
[0009]圖2B示出了圖2A的高縱橫比開口的一些實施例的放大的截面圖。
[0010]圖3示出了用于制造具有高縱橫比開口的半導體結構的方法的一些實施例的流程圖。
[0011]圖4至圖9示出了在制造的各個階段的半導體結構的一些實施例的一系列的截面圖，其中半導體結構具有高縱橫比開口。【具體實施方式】
[0012]以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。 下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成附加的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。另外，本發明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。[〇〇13] 此外，為了便于描述，本文可以使用諸如“在…下方”、“在…下面”、“下部”、“在… 上面”、“上部”等的空間關系術語，以描述如圖所示的一個元件或部件與另一元件或部件的關系。除了圖中所示的方位外，空間關系術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間關系描述符可以同樣地作相應的解釋。
[0014] 用于對硅襯底實施高縱橫比蝕刻的方法可以包括在硅襯底上方形成具有硬掩模開口的硬掩模層。之后，可以穿過硬掩模開口對硅襯底實施等離子體蝕刻以形成高縱橫比開口。理想地，高縱橫比開口的頂部寬度將與硬掩模的寬度相匹配。然而，盡管當高縱橫比開口較淺時(例如，具有較短的蝕刻時間)，高縱橫比開口的頂部寬度通常與硬掩模的寬度相匹配，但是當高縱橫比開口較深時(例如，具有較長的蝕刻時間)，高縱橫比開口的頂部寬度將與硬掩模的寬度不匹配。當高縱橫比開口較深時，在等離子體蝕刻期間，高縱橫比開口的頂部寬度擴大至超過硬掩模的寬度。
[0015]擴大的頂部寬度對許多要求高水平控制頂部寬度的應用提出了挑戰。例如，硅柱可以要求具有為約100微米的高度并且為約1.2微米的頂部寬度的高縱橫比開口。在硅柱的形成期間，可以在硅襯底上方形成具有硬掩模開口的硬掩模層，硬掩模開口的寬度為約 1.2微米。此外，可以穿過硬掩模開口對硅襯底實施等離子體蝕刻。然而，盡管硬掩模開口具有為約1.2微米的寬度，但是在等離子體蝕刻期間，高縱橫比開口的頂部寬度可以擴大至約3微米。作為另一個實例，當用多晶硅填充高縱橫比開口時，多晶硅間隙控制可以取決于對開口的頂部寬度的高水平控制。
[0016]對擴大的頂部寬度的一種解決方法是形成具有比對應的高縱橫比開口的目標寬度更小的寬度的硬掩模開口。然后，在實施等離子體蝕刻期間，高縱橫比開口的頂部寬度向著目標頂部寬度擴大。然而，這種解決方法不允許對高縱橫比開口的最終頂部寬度的高水平控制。此外，由于暴露于硅襯底的等離子體的數量減少，所以完成等離子體蝕刻需要更長的時間。這反而減小了可以處理的每小時晶圓產出量(WPH)，并且因此減少了產量。
[0017] 鑒于以上所述，本申請是涉及一種用于實施高縱橫比蝕刻的方法，以及得到的半導體結構。根據該方法，提供了具有硬掩模層的硅襯底，硬掩模層位于硅襯底上面。之后，對硬掩模層實施第一蝕刻，以形成暴露娃襯底的硬掩模開口并且硬掩模開口具有第一底部寬度。此外，穿過硬掩模開口對硅襯底實施第二蝕刻，以形成具有第二頂部寬度的襯底開口， 第二頂部寬度約等于(例如，+/ — 1%)第一寬度。形成襯底開口后，形成內襯于襯底開口的側壁的保護層并且對硅襯底實施第三蝕刻。在一些實施例中，保護層的材料與硬掩模層的材料相同。穿過襯底開口對硅襯底實施第三蝕刻，以增加襯底開口的高度。在第三蝕刻期間，襯底開口的頂部寬度基本保持不變(例如，+/ — 1% )。
[0018]在實施第三蝕刻時，保護層有利地防止襯底開口變寬。硅和保護層的材料之間的選擇性高(例如，為約100)，以保護襯底開口的頂部。這反而導致高水平地控制頂部寬度。 此外，保護層有利地允許第二蝕刻和第三蝕刻更快地完成。硅與保護層的材料之間的高選擇性允許更強烈(aggressive)的蝕刻配方。此外，由于襯底開口沒有變寬，所以襯底開口的初始寬度可以寬于以其他方式得到的襯底開口的寬度，從而允許更多的蝕刻劑接觸硅襯底。通過允許第二蝕刻和第三蝕刻更快地完成，可以處理的WPH增加并且提高了產量。
[0019]參考圖1，提供了具有高縱橫比開口 102的半導體結構的一些實施例的截面圖 100。高縱橫比開口 102布置在半導體襯底104中，并且通常具有至少為約30的高度氏與頂部寬度I的比率(即，縱橫比)。在一些實施例中，高縱橫比開口 102的高度Hi為約80微米至120微米，諸如約100微米。此外，在一些實施例中，高縱橫比開口 102的頂部寬度1為約1微米至3微米，諸如約1.2微米。高縱橫比開口 102通常具有圓形覆蓋區(footprint)、 矩形覆蓋區或者細長形覆蓋區(例如，其中，開口 102是溝槽)，但是其他的覆蓋區是可以接受的。
[0020]高縱橫比開口 102包括對應的上部區域106和對應的下部區域108。上部區域106 具有基本上均勻或逐漸減小的寬度，除此之外，在一些實施例中，上部區域106在底部處凸起至寬度W2。通常，凸起110的寬度增加約600埃至2000埃，并且通常具有弧形側壁，諸如半圓形側壁。此外，在一些實施例中，上部區域106具有為約9微米至11微米的高度H2，諸如約10微米，和/或具有為約1至13的縱橫比。與上部區域106對應的保護層112內襯于上部區域106的側壁，因此將上部區域106的有效寬度降低至有效寬度W3。例如，保護層 112可以是電介質，諸如二氧化硅、其他的氧化物、氮化硅或其他的氮化物，和/或例如，可以具有，為約100埃至1000埃的厚度。厚度可以根據高縱橫比開口 102的高度氏改變。例如，高縱橫比開口 102的高度越小，保護層112的最小厚度越小。在一些實施例中，保護層 112的厚度是由凸起110引起的寬度的增加的一半(例如，0.5*(W2—W J)，所以在凸起處的有效寬度W3約等于頂部寬度11。此外，在一些實施例中，保護層112的厚度基本均勻。
[0021]下部區域108位于上部區域106下面并且具有基本均勻或逐漸減小的寬度。在一些實施例中，下部區域108的寬度超過上部區域106的有效寬度W3，使得保護層112和/或上部區域106的側壁懸于下部區域108之上。例如，下部區域108可以是由虛線114示出的輪廓。此外，下部區域108的高度H3超過上部區域的高度H2。在一些實施例中，下部區域108的高度H3為約70微米至90微米。
[0022]如下文可見，保護層112布置在上部區域106的側壁上，并且終止于下部區域108 與上部區域106之間的界面處。當形成下部區域108時，保護層112有利地防止了上部區域106變寬。這反而允許更大程度地控制高縱橫比開口 102的輪廓，并且當用多晶硅層116填充開口 102時，改進了多晶硅間隙控制。此外，如下文可見，保護層112有利地允許更快地形成高縱橫比開口 102。這反而允許更高的產量。例如，保護層112可以顯示為介電材料，諸如，二氧化硅或氮化硅。
[0023]參照圖2A，提供了 MEMS結構的一些實施例的截面圖200A。例如，MEMS結構包括支持MEMS操作的集成電路(1〇202,并且是專用集成電路(ASIC)。1C 202包括器件區域 204,該器件區域布置在1C 202的1C襯底206上方并且位于1C 202的背側208和1C 202 的后段制程(BE0L)金屬化堆疊件210之間。例如，器件區域204包括電子組件(未示出)， 諸如，一個或多個晶體管、電容器、電阻器、電感器和二極管。例如，1C襯底206可以是塊狀半導體襯底或SOI襯底。
[0024]BE0L金屬化堆疊件210包括堆疊在BE0L金屬化堆疊件210的層間介電(ILD)層 216內的金屬化層212、214。金屬化層212、214包括具有1C接合焊盤218和感測電極220 的金屬化層214。1C接合焊盤218在腔體222周圍橫向地分隔開，該腔體限定在相對于ILD 216的上表面226凹進的ILD 216的表面224上方。感測電極220沿著凹進的表面224布置在腔體222中。BE0L金屬化堆疊件210的接觸件228將器件區域204電連接至金屬化層 212、214。此外，BE0L金屬化堆疊件210的通孔230將金屬化層212、214電連接至1C接合焊盤218和感測電極220。例如，ILD層216可以是低K電介質(例如，介電常數約小于約 3.9的電介質)或氧化物。例如，金屬化層212、214、接觸件228、通孔230、1C接合焊盤218 和感測電極220可以是導電材料，諸如鋁銅、鎢或其他金屬。
[0025]MEMS器件232布置在1C 202上方并且接合至1C 202。例如，MEMS器件232可以是運動傳感器、壓力傳感器或麥克風，并且包括MEMS襯底234。例如，MEMS襯底234可以是塊狀半導體襯底，諸如塊狀硅襯底、SOI襯底或絕緣體上多晶硅(P0I)襯底。MEMS襯底234 包括一個或多個彈簧236和可移動質量塊238。由穿過MEMS襯底234的高縱橫比開口 240 來限定彈簧236和可移動質量塊238,該高縱橫比開口通常具有超過約30的高度與寬度的比率。彈簧236將可移動質量塊238連接至MEMS襯底234的外圍區域，并且將可移動質量塊238懸置在腔體222中。在操作中，對可移動質量塊238施加諸如運動或聲波的外部刺激，可移動質量塊238與外部刺激成正比地偏轉，從而，外部刺激可以通過測量偏轉來量化。在一些實施例中，使用可移動質量塊238和感測電極220之間的電容耦合來測量偏轉。
[0026]MEMS接合環242和MEMS接合焊盤244布置在MEMS襯底234上方。MEMS接合環 242圍繞腔體222。MEMS接合焊盤244電連接至1C接合焊盤218,以提供從MEMS襯底234 上方至1C 202的接口。通過延伸穿過MEMS襯底234至1C接合焊盤218的硅通孔(TSV) 246 將MEMS接合焊盤244電連接至1C接合焊盤218。在一些實施例中，TSV 246的寬度向著 1C襯底206非連續地逐漸減小。TSV 246可以包括多晶硅或金屬，諸如鎢、銅或鋁。例如， MEMS接合焊盤244和MEMS接合環242是或包括金屬，諸如鋁銅。
[0027]覆蓋器件248布置在MEMS器件232上方并且接合至該器件，以及該覆蓋器件包括覆蓋襯底250。覆蓋襯底250包括基底區域252和環形安裝區域254。基底區域252布置在腔體222上方并且通常具有均勻的厚度。在一些實施例中，基底區域252包括凸出至腔體222內的停止件256。停止件256減小基底區域252和可移動質量塊238之間的粘滯 (stict1n)。環形安裝區域254從基底區域252垂直地延伸并且圍繞腔體222。在一些實施例中，環形安裝區域254的寬度向著MEMS器件232非連續地逐漸減小，和/或環形安裝區域254的下表面被覆蓋器件248的覆蓋接合環258覆蓋。例如，覆蓋襯底250可以是塊狀半導體襯底或SOI襯底。例如，覆蓋接合環258可以是鋁銅、鍺或其他金屬。
[0028]參考圖2B，提供了高縱橫比開口 240的一些實施例的放大的截面圖200B。高縱橫比開口 240包括對應的上部區域260和對應的下部區域262 (部分地示出)。上部區域260 具有基本均勻的或逐漸減小的寬度，除此之外，在一些實施例中，上部區域260在底部處凸起。此外，在一些實施例中，上部區域260具有為約9微米至11微米的高度。與上部區域 260對應的保護層264內襯于上部區域260的側壁。例如，保護層264可以是電介質，諸如氧化物和/或氮化物，和/或例如，可以具有為約100埃至1000埃的厚度。此外，當形成下部區域262時，保護層264有利地防止上部區域變寬，并且允許高縱橫比開口 240更快地形成。下部區域262位于上部區域260下面并且具有基本均勻的或逐漸減小的寬度。此外， 下部區域262的高度超過上部區域260的高度。在一些實施例中，下部區域262的高度為約70微米至90微米。
[0029] 參考圖3,提供了用于制造具有高縱橫比開口的半導體結構的方法的一些實施例的流程圖300。
[0030]在步驟302中，提供了具有覆蓋半導體襯底的硬掩模層的半導體襯底。[0031 ] 在步驟304中，對硬掩模層實施第一蝕刻以形成硬掩模開口，從而暴露半導體襯底。形成具有第一底部寬度的硬掩模開口。
[0032]在步驟306中，穿過硬掩模開口對半導體襯底實施第二蝕刻。實施第二蝕刻以形成具有第二頂部寬度的襯底開口，第二頂部寬度約等于第一寬度。
[0033]在步驟308中，形成內襯于襯底開口的保護層。
[0034]在步驟310中，穿過襯底開口對保護層實施第三蝕刻以形成暴露半導體襯底的保護開口，同時保留襯底開口的側壁上的保護層。
[0035]在步驟312中，穿過襯底開口和保護開口對半導體襯底實施第四蝕刻，以增加襯底開口的高度。有利地，在第四蝕刻期間，通過保護層保護襯底開口的上部側壁。在第四蝕刻的過程中，襯底開口的第二頂部寬度相對地保持不變。這反而允許初步形成的襯底開口的頂部寬度與襯底開口的目標寬度(即，第四蝕刻之后的理想的寬度)相匹配，這有利于加快蝕刻。此外，在第四蝕刻期間，保護層允許使用更強烈的蝕刻配方，這有利于進一步加快蝕刻。
[0036]雖然本文將通過流程圖300描述的方法示出并描述為一系列的步驟和事件，但是應該理解，這些步驟和事件示出的順序不可理解為是一種限制意義。例如，一些步驟可以以不同的順序發生和/或與除本文示出和/或描述的那些步驟或事件之外的其他步驟或事件同時發生。此外，并不要求所有示出的步驟都用于實施本文所描述的一個或多個方面或實施例，并且，本文中描述的一個或多個步驟可以在一個或多個單獨的步驟和/或階段中進行。
[0037] 參考圖4至圖9,提供了在制造的各個階段中的半導體結構的一些實施例的截面圖，以示出圖3的方法。雖然關于該方法描述了圖4至圖9,但是應該理解，圖4至圖9中公開的結構不限于該方法，而可以作為獨立于該方法的單獨的結構。類似地，雖然關于圖4至圖9描述了該方法，但是應該理解，該方法不限于圖4至圖9中公開的結構，而可以獨立于圖4至圖9中公開的結構而單獨存在。
[0038]圖4示出了對應于步驟302的一些實施例的截面圖400。如圖所示，提供了具有布置在其上方的硬掩模層402的半導體襯底104’。例如，半導體襯底104’可以是塊狀半導體襯底，諸如塊狀硅襯底或SOI襯底。例如，硬掩模層402可以是諸如二氧化硅的氧化物或諸如氮化硅的氮化物。此外，例如，硬掩模層402可以具有為約20微米至40微米的厚度，諸如約30微米。
[0039]圖5示出了對應于步驟304的一些實施例的截面圖500。如圖所示，對硬掩模層 402實施第一蝕刻，以形成與半導體襯底104’中形成的高縱橫比開口對應的硬掩模開口 502。通常，高縱橫比開口具有至少為約30的高度與寬度的比率，和/或具有基本均勻的寬度。形成的硬掩模開口 502的寬度W4通常約等于高縱橫比開口的目標頂部寬度。在一些實施例中，寬度W4為約1微米至2微米，諸如約1.2微米。此外，在一些實施例中，寬度W 4為約600埃至2000埃，大于高縱橫比開口的目標頂部寬度。
[0040]用于實施第一蝕刻的工藝可以包括:形成掩蔽硬掩模層402 (見圖4)的圍繞對應于硬掩模開口 502的硬掩模層402的區域的第一光刻膠層504。然后，根據第一光刻膠層 504的圖案，可以對硬掩模層402應用蝕刻劑506,從而形成硬掩模開口 502。在應用蝕刻劑 506之后，可以去除第一光刻膠層504。
[0041]圖6示出了對應于步驟306的一些實施例的截面圖600。如圖所示，穿過硬掩模開口 502對半導體襯底104’(見圖5)實施第二蝕刻，以形成與硬掩模開口 502對應的襯底開口 102’。形成具有基本均勻的或逐漸減小的寬度的襯底開口 102’，除此之外，在一些實施例中，可以形成在底部處凸起至寬度W2的襯底開口 102’。如下文所示，凸起可以容納下文中形成的保護層，所以襯底開口 102’的底部處的襯底開口 102’的有效寬度(即，襯底開口的寬度小于保護層的厚度的2倍)與襯底開口 102’的頂部處的襯底開口 102’的寬度大約相同。
[0042]可以形成與硬掩模開口 502的寬度14大約相同(例如，+/ — 1% )的襯底開口 102’的頂部寬度％。例如，頂部寬度％可以形成為約1微米至2微米，諸如約1.2微米。 襯底開口 102’的高度氏可以形成為基本(例如，幾倍)小于所形成的高縱橫比開口的最終高度。例如，高度氏可以形成為所形成的高縱橫比開口的最終高度的約1/15至約1/5， 諸如約1/10。作為另一實例，當高縱橫比開口的最終高度為介于約90微米至110微米之間時，高度H2可以形成為約9微米至11微米，諸如約10微米。襯底開口 102’的縱橫比可以形成為約1-13,諸如約10。
[0043]用于實施第二蝕刻的工藝可以包括:穿過硬掩模開口 502,對半導體襯底104’應用一種或多種蝕刻劑602。隨著應用蝕刻劑602,剩余的硬掩模層402’用作掩模。蝕刻劑 602可以是濕蝕刻劑或干蝕刻劑。但是，當蝕刻劑602是干蝕刻劑時，可以在第二蝕刻接近結束時增加干蝕刻劑的流速，以在襯底開口 102’的底部處形成凸起。
[0044]圖7示出了對應于步驟308的一些實施例的截面圖700。如圖所示，形成與襯底開口 102’對應的保護層112’，保護層112’內襯于對應的襯底開口 102’。例如，保護層112’ 可以形成為諸如二氧化硅的氧化物，或諸如氮化硅的氮化物，和/或例如，可以形成為具有約100埃至1000埃的厚度。通常，厚度基本均勻，這是典型的共形沉積技術。此外，由于襯底開口 102’的底部處的凸起，所以厚度通常為襯底開口 102’的寬度的增加的一半。甚至， 厚度通常根據形成的高縱橫比開口的高度而改變(例如，隨著所形成的高縱橫比開口的高度而增加)。
[0045]用于形成保護層112’的工藝可以包括熱氧化、汽相沉積(例如，化學汽相沉積) 或一些其他的沉積技術。雖然沒有示出，但是根據沉積技術，保護層112’也可以內襯于剩余的硬掩模層402’和/或是共用保護層的一部分。
[0046]圖8示出了對應于步驟310的一些實施例的截面圖800。如圖所示，穿過襯底開口 102’對保護層112’(見圖7)實施第三蝕刻。因此，圖7中的保護層112’的實施例代表中間狀態。第三蝕刻去除內襯于襯底開口 102’的底面的保護層112’的橫向伸展或部分， 和/或保護層112’的區域。此外，第三蝕刻形成暴露剩余的半導體襯底104”的保護開口 802,。
[0047]用于實施第三蝕刻的工藝可以包括:穿過硬掩模開口 502和襯底開口 102’，對保護層112’應用蝕刻劑804。通常，蝕刻劑804是干蝕刻劑并且是各向異性的。隨著應用蝕刻劑804,剩余的硬掩模層402’用作掩模。
[0048]圖9示出了對應于步驟312的一些實施例的截面圖900。如圖所示，穿過襯底開口 102’和保護開口 802(見圖8)，對剩余的半導體襯底104”(見圖8)實施第四蝕刻。第四蝕刻增加襯底開口 102’的高度并且將襯底開口 102’的縱橫比增加至至少約30。所得到的位于剩余的保護層112下面的襯底開口 102的下部區域形成為具有基本均勻的或逐漸減小的寬度。下部區域的高度H3可以是上部區域的高度112的幾倍。例如，下部區域的高度H3 可以為約70微米至90微米，諸如約80微米。
[0049]用于實施第四蝕刻的工藝可以包括:穿過硬掩模開口 502和保護開口 802,對剩余的半導體襯底104”應用蝕刻劑902。隨著應用蝕刻劑902,剩余的硬掩模層402’用作掩模。 蝕刻劑902可以是濕蝕刻劑或干蝕刻劑，并且通常是各向異性的。此外，相對于剩余的保護層112’，蝕刻劑902可以具有對于半導體襯底104’的較高的選擇性(例如，約100的選擇性)。例如，當半導體襯底104’是硅，并且保護層112’是氧化物時，相對于氧化物，蝕刻劑 902可以是具有對于硅的選擇性的已知的蝕刻劑中的一種，選擇性為約100。
[0050]當實施第四蝕刻時，剩余的保護層112有利地防止襯底開口 102’的頂部寬度1增加太多(例如，+/— 1%)。這反而導致對頂部寬度1的高水平的控制，其可以轉化為改善的多晶硅間隙控制。此外，剩余的保護層112有利地允許第三和第四蝕刻更快地完成。第四蝕刻的高選擇性允許更強烈的蝕刻配方。此外，由于在第四蝕刻期間襯底開口 102’沒有變寬或最小程度地變寬，所以襯底開口 102’的初始寬度可以大于以其他方式得到的襯底開口的寬度。這反而允許更多的蝕刻劑與剩余的半導體襯底104’接觸。通過允許第三和第四蝕刻更快地完成，增加了可以處理的WPH，并且提高了產量。
[0051]因此，從以上所述可以理解，本發明提供了一種半導體結構。半導體襯底限定開口。該開口具有至少約30的高度與寬度的比率，并且該開口包括上部區域和下部區域。下部區域位于上部區域下面并且鄰接上部區域。保護層內襯于上部區域的側壁。保護層從半導體襯底的上表面延伸并且終止于上部區域和下部區域之間的界面處。
[0052]在其他實施例中，本發明提供了一種用于實施蝕刻的方法。提供了具有布置在半導體襯底上方的硬掩模層的半導體襯底。對硬掩模層實施第一蝕刻以形成暴露半導體襯底的硬掩模開口。硬掩模開口具有底部寬度。穿過硬掩模開口，對半導體襯底實施第二蝕刻， 以形成具有頂部寬度的襯底開口，頂部寬度為約等于硬掩模開口的底部寬度。形成內襯于襯底開口的側壁的保護層。穿過硬掩模開口，對半導體襯底實施第三蝕刻，以增加襯底開口的高度。在第三蝕刻期間，襯底開口的頂部寬度基本保持不變。
[0053] 在又一些其他實施例中，本發明提供了一種MEMS結構。MEMS器件接合并且電連接至集成電路。MEMS器件包括限定開口的MEMS襯底。開口具有至少約30的高度與寬度的比率，并且包括上部區域和下部區域。保護層內襯于上部區域的側壁，并且從MEMS襯底的上表面延伸至上部區域和下部區域之間的界面。
[0054] 根據本發明的一些實施例，提供了一種半導體結構，包括:半導體襯底，限定開口， 其中，所述開口具有至少約30的高度與寬度的比率，并且其中，所述開口包括上部區域和下部區域，所述下部區域位于所述上部區域下面并且鄰接所述上部區域；以及保護層，內襯于所述上部區域的側壁，并且從所述半導體襯底的上表面延伸并且終止于所述上部區域和所述下部區域之間的界面處。
[0055] 在上述半導體結構中，所述半導體襯底是硅，并且其中，所述保護層是氧化物或氮化物。
[0056] 在上述半導體結構中，所述保護層具有約100埃至1000埃的大約均勻的厚度。
[0057] 在上述半導體結構中，所述開口包括位于所述上部區域的底部處的凸起。
[0058] 在上述半導體結構中，所述凸起的側壁是弧形。
[0059] 在上述半導體結構中，所述上部區域具有約9微米至11微米的高度，其中，所述下部區域具有約70微米至90微米的高度，并且其中，所述開口具有約1微米至2微米的頂部寬度。
[0060] 在上述半導體結構中，所述上部區域具有約1至13的高度與寬度的比率。[0061 ] 在上述半導體結構中，所述上部區域具有基本均勻的寬度，并且其中，所述下部區域具有逐漸減小的寬度。
[0062] 在上述半導體結構中，還包括:微機電系統(MEMS)器件，包括所述半導體襯底，其中，所述開口限定位于所述半導體襯底中的彈簧，所述彈簧支持可移動質量塊。
[0063] 根據本發明的另一些實施例，還提供了一種用于實施蝕刻的方法，所述方法包括: 提供具有硬掩模層的半導體襯底，所述硬掩模層布置在所述半導體襯底上方；對所述硬掩模層實施第一蝕刻以形成暴露所述半導體襯底的硬掩模開口，其中，所述硬掩模開口具有底部寬度；穿過所述硬掩模開口，對所述半導體襯底實施第二蝕刻，以形成具有頂部寬度的襯底開口，所述頂部寬度約等于所述硬掩模開口的底部寬度；形成內襯于所述襯底開口的側壁的保護層；以及穿過所述硬掩模開口，對所述半導體襯底實施第三蝕刻，以增加所述襯底開口的高度，其中，在所述第三蝕刻期間，所述襯底開口的頂部寬度基本保持不變。
[0064] 在上述方法中，還包括:形成具有與所述保護層的材料相同的材料的所述硬掩模層。
[0065] 在上述方法中，所述半導體襯底是硅，并且其中，形成所述保護層包括氧化所述襯底開口中的硅的側壁。
[0066]在上述方法中，還包括:形成具有約300埃至1000埃的大約均勻的厚度的所述保護層。
[0067] 在上述方法中，形成所述保護層包括:形成內襯于所述襯底開口的中間保護層； 以及對所述中間保護層實施第四蝕刻以去除內襯于所述襯底開口的底部的橫向部分。
[0068]在上述方法中，實施所述第二蝕刻包括:形成具有基本均勻的寬度的所述襯底開□ 〇
[0069]在上述方法中，實施所述第二蝕刻包括:增加蝕刻氣體的流速以在所述襯底開口的底部處形成凸起。
[0070]在上述方法中，還包括:實施所述第二蝕刻以形成具有約9微米至11微米的高度的所述襯底開口；實施所述第三蝕刻以使所述襯底開口的高度增加約70微米至90微米； 以及對所述半導體襯底實施所述第二蝕刻以形成具有約1微米至2微米的頂部寬度的所述襯底開口。
[0071]在上述方法中，還包括:實施所述第二蝕刻以形成具有約1至13的高度與寬度的比率的所述襯底開口；以及實施所述第三蝕刻以將所述襯底開口的高度與寬度的比率增加到至少約30。
[0072]在上述方法中，實施所述第三蝕刻包括:對所述半導體襯底應用蝕刻劑，相對于所述保護層，所述蝕刻劑具有對于所述半導體襯底的約100的選擇性。
[0073]根據本發明的又一些實施例，還提供了一種微機電系統(MEMS)結構，包括:集成電路；MEMS器件，接合至所述集成電路并且電連接至所述集成電路，所述MEMS器件包括限定開口的MEMS襯底，其中，所述開口具有至少約30的高度與寬度的比率，并且其中，所述開口包括上部區域和下部區域；以及保護層，內襯于所述上部區域的側壁，并且從所述MEMS 襯底的上表面延伸至所述上部區域和所述下部區域之間的界面。
[0074]上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
【主權項】
1.一種半導體結構，包括:半導體襯底，限定開口，其中，所述開口具有至少約30的高度與寬度的比率，并且其 中，所述開口包括上部區域和下部區域，所述下部區域位于所述上部區域下面并且鄰接所 述上部區域；以及保護層，內襯于所述上部區域的側壁，并且從所述半導體襯底的上表面延伸并且終止 于所述上部區域和所述下部區域之間的界面處。2.根據權利要求1所述的半導體結構，其中，所述半導體襯底是硅，并且其中，所述保 護層是氧化物或氮化物。3.根據權利要求1所述的半導體結構，其中，所述保護層具有約100埃至1000埃的大 約均勻的厚度。4.根據權利要求1所述的半導體結構，其中，所述開口包括位于所述上部區域的底部 處的凸起。5.根據權利要求4所述的半導體結構，其中，所述凸起的側壁是弧形。6.根據權利要求1所述的半導體結構，其中，所述上部區域具有約9微米至11微米的 高度，其中，所述下部區域具有約70微米至90微米的高度，并且其中，所述開口具有約1微 米至2微米的頂部寬度。7.根據權利要求1所述的半導體結構，其中，所述上部區域具有約1至13的高度與寬 度的比率。8.根據權利要求1所述的半導體結構，其中，所述上部區域具有基本均勻的寬度，并且 其中，所述下部區域具有逐漸減小的寬度。9.一種用于實施蝕刻的方法，所述方法包括:提供具有硬掩模層的半導體襯底，所述硬掩模層布置在所述半導體襯底上方；對所述硬掩模層實施第一蝕刻以形成暴露所述半導體襯底的硬掩模開口，其中，所述 硬掩模開口具有底部寬度；穿過所述硬掩模開口，對所述半導體襯底實施第二蝕刻，以形成具有頂部寬度的襯底 開口，所述頂部寬度約等于所述硬掩模開口的底部寬度；形成內襯于所述襯底開口的側壁的保護層；以及穿過所述硬掩模開口，對所述半導體襯底實施第三蝕刻，以增加所述襯底開口的高度， 其中，在所述第三蝕刻期間，所述襯底開口的頂部寬度基本保持不變。10.—種微機電系統(MEMS)結構，包括:集成電路；MEMS器件，接合至所述集成電路并且電連接至所述集成電路，所述MEMS器件包括限定 開口的MEMS襯底，其中，所述開口具有至少約30的高度與寬度的比率，并且其中，所述開口 包括上部區域和下部區域；以及保護層，內襯于所述上部區域的側壁，并且從所述MEMS襯底的上表面延伸至所述上部 區域和所述下部區域之間的界面。
【文檔編號】H01L29/06GK106098743SQ201510735478
【公開日】2016年11月9日
【申請日】2015年11月2日
【發明人】周仲彥, 蔡嘉雄, 曾李全, 李汝諒
【申請人】臺灣積體電路制造股份有限公司