半導體器件的制作方法
【技術領域】
[0001]本發明涉及半導體器件，尤其涉及適用于具有FINFET的半導體器件有效的技術。
【背景技術】
[0002]近年，在使用娃的LSI (Large Scale Integrat1n，大規模集成)中，作為其構成要素的 MISFET (Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應晶體管)的尺寸、尤其是柵電極的柵極長度尋求縮小。該MISFET的縮小化能夠以遵循比例定律的形式進行，但隨著元器件的技術更替，發現各種問題，難以同時實現MISFET的短溝道效應抑制和確保高電流驅動力。因而，正在推進研發取代以往的二維型(平面型planar)MISFET的新式結構元器件。
[0003]FINFET是上述的新式結構元器件之一，是不同于二維型MISFET的三維結構的MISFETο
[0004]例如，在下述專利文獻1中公開了使用FINFET構成的電路元件的平面布局。
[0005]【在先技術文獻】
[0006]【專利文獻】
[0007]【專利文獻1】美國專利申請公開第2014/0054722號

【發明內容】

[0008]本發明人從事于具有FINFET的半導體器件的研究開發，對其特性提高進行了深入研究。在研發過程中，發現對具有FINFET的半導體器件的結構還有進一步改善的余地。
[0009]關于其他課題及新特征，將通過本說明書的記述和附圖而得以清楚。
[0010]如下所示，簡單說明本申請所公開的實施方式中的代表性實施方式的概要。
[0011]本申請所公開的一實施方式所示的半導體器件包括:沿第一方向延伸的長方體狀的第一鰭片；與第一鰭片分離配置，且沿第一方向延伸的長方體狀的第二鰭片；以及柵電極，隔著柵極絕緣膜配置在第一鰭片和第二鰭片上，沿與第一方向交叉的第二方向延伸。并且，包括第一局部布線，其將形成于第一鰭片中的第一漏極區域和形成于第二鰭片中的第二漏極區域連接。該第一局部布線由在覆蓋柵電極的層間絕緣膜中埋入的導電性膜構成。
[0012]根據本申請所公開的以下所示的代表性實施方式所示的半導體器件，能夠提高其特性。而且，能夠謀求半導體器件的省面積化。
【附圖說明】
[0013]圖1是示意性表示實施方式1的半導體器件的構成的立體圖。
[0014]圖2是表示實施方式1的半導體器件的構成的俯視圖。
[0015]圖3是表示實施方式1的半導體器件的構成的剖視圖。
[0016]圖4是表示實施方式1的半導體器件的構成的電路圖。
[0017]圖5是表示實施方式1的半導體器件的制造工序的俯視圖。
[0018]圖6是表示實施方式1的半導體器件的制造工序的剖視圖。
[0019]圖7是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖5的俯視圖的圖。
[0020]圖8是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖6的俯視圖的圖。
[0021]圖9是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖7的俯視圖的圖。
[0022]圖10是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖8的剖視圖的圖。
[0023]圖11是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖9的俯視圖的圖。
[0024]圖12是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖10的剖視圖的圖。
[0025]圖13是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖11的俯視圖的圖。
[0026]圖14是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖12的剖視圖的圖。
[0027]圖15是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖13的俯視圖的圖。
[0028]圖16是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖14的剖視圖的圖。
[0029]圖17是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖15的俯視圖的圖。
[0030]圖18是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖16的剖視圖的圖。
[0031]圖19是表示實施方式1的半導體器件的制造工序的俯視圖，是表示接著圖17的俯視圖的圖。
[0032]圖20是表示實施方式1的半導體器件的制造工序的剖視圖，是表示接著圖18的剖視圖的圖。
[0033]圖21是表示比較例1的半導體器件的構成的俯視圖。
[0034]圖22是表示比較例2的半導體器件的構成的俯視圖。
[0035]圖23是表示比較例3的半導體器件的構成的俯視圖。
[0036]圖24是表示實施方式2的半導體器件的構成的俯視圖。
[0037]圖25是表示實施方式2的半導體器件的構成的剖視圖。
[0038]圖26是表示實施方式2的鰭片、柵電極及虛設柵極的位置關系的俯視圖。
[0039]圖27是表示實施方式3的半導體器件的構成的俯視圖。
[0040]圖28是表示實施方式3的鰭片、柵電極及虛設柵極的位置關系的俯視圖。
[0041]圖29是表示實施方式3的半導體器件的構成的剖視圖。
[0042]圖30是表示實施方式3的半導體器件的構成的剖視圖。
[0043]圖31是表示實施方式3的半導體器件的構成的剖視圖。
[0044]圖32是表示實施方式3的半導體器件的構成的電路圖。
[0045]圖33是表示實施方式4的半導體器件的構成的俯視圖。
[0046]圖34是表示實施方式4的半導體器件的構成的剖視圖。
[0047]圖35是表示實施方式4的半導體器件的柵電極、虛設柵極及鰭片的布局的俯視圖。
[0048]圖36是表示實施方式4的半導體器件的構成的電路圖。
[0049]圖37是表示實施方式4的應用例1的半導體器件的柵電極，虛設柵極及鰭片的布局的俯視圖。
[0050]圖38是表示實施方式4的應用例2的半導體器件的柵電極、虛設柵極及鰭片的布局的俯視圖。
[0051]圖39是表不實施方式4的應用例2的半導體器件的布局的俯視圖。
[0052]圖40是表示實施方式5的半導體器件的構成的俯視圖。
[0053]圖41是表示實施方式5的半導體器件的構成的剖視圖。
[0054]圖42是表示實施方式5的半導體器件的構成的電路圖。
[0055]圖43是表示實施方式5的應用例1的半導體器件的柵電極、虛設柵極及鰭片的布局的俯視圖。
[0056]圖44是表示實施方式5的應用例2的半導體器件的柵電極、虛設柵極及鰭片的布局的俯視圖。
[0057]圖45是表不實施方式5的應用例2的半導體器件的布局的俯視圖。
[0058]圖46是表不實施方式6的半導體器件的構成的俯視圖。
[0059]圖47是表示實施方式6的半導體器件的構成的剖視圖。
[0060]圖48是表示實施方式6的半導體器件的構成的電路圖。
[0061]圖49是表不實施方式6的應用例2的半導體器件的布局的俯視圖。
[0062]圖50是表示實施方式7的半導體器件的構成的俯視圖。
[0063]圖51是表示實施方式7的半導體器件的構成的剖視圖。
[0064]圖52是表示實施方式7的半導體器件的構成的電路圖。
[0065]圖53是表示實施方式8的半導體器件的構成的俯視圖。
[0066]圖54是表示實施方式8的半導體器件的構成的剖視圖。
[0067]圖55是表示實施方式8的半導體器件的構成的電路圖。
[0068]附圖標記的說明
[0069]C1:槽
[0070]C2:槽
[0071]DG:虛設柵極
[0072]DGn:n型的虛設柵極
[0073]DGp:p型的虛設柵極
[0074]Dn:漏極區域
[0075]DNT:n溝道型的模擬晶體管
[0076]Dp:漏極區域
[0077]DPT:p溝道型的模擬晶體管
[0078]F:鰭片
[0079]GE:柵電極
[0080]G1:柵極絕緣膜
[0081]Gn:n型的柵電極
[0082]Gp:p型的柵電極
[0083]IL1:層間絕緣膜
[0084]IL2:層間絕緣膜
[0085]IN:輸入部
[0086]INV1:反相器
[0087]INV2:反相器
[0088]ISO:元件分離膜
[0089]LIC:局域互連部
[0090]LIC1:局域互連部
[0091]LIC2:局域互連部
[0092]LIC22:局域互連部
[0093]Ml:布線
[0094]Ml (IN):布線
[0095]Ml (VDD):布線
[0096]Ml (VSS):布線
[0097]M2 (OUT):布線
[0098]NFT:n 溝道型的 FINFET
[0099]NW:n 型阱
[0100]OUT:輸出部
[0101]PFT:p 溝道型的 FINFET
[0102]PW:p 型阱
[0103]S:半導體襯底
[0104]Sn:源極區域
[0105]Sp:源極區域
[0106]VO:通孔
[0107]V1:通孔
[0108]VDD:電源電位
[0109]VSS:接地電位
[0110]YG1 ?YG6:Y 柵格
【具體實施方式】
[0111]在以下的實施方式中，為了方便說明，在需要時分割為多個部分或實施方式來說明，除了特別明示的情況，這些部分或實施方式之間并非彼此毫無關系，是一方為另一方的一部分或全部的變形例、應用例、詳細說明、補充說明等的關系。此外，在以下的實施方式中，在提及要素的數等(包括個數、數值、量、范圍等)時，除了特別明示的情況及原理上清楚得知限定為特定數的情況等，并不限定于該特定數，可以是特定數以上或以下。
[0112]而且，在以下的實施方式中，關于其構成要素(也包括要素步驟等)，除了特別明示的情況及原理上認為清楚得知是必要的情況等，未必都是必要的。同樣，在以下的實施方式中，在提及構成要素等的形狀、位置關系等時，除了特別明示的情況及原理上認為清楚得知可以不是那樣的情況等，包括實質上與該形狀等近似或類似的情形等。關于這一點，對于上述數等(包括個數、數值、量、范圍等)也是同樣。
[0113]以下，基于附圖詳細說明實施方式。需要說明的是，在用于說明實施方式的所有附圖中，對于具有同一功能的部件標注相同或關聯的附圖標記，省略其重復說明。此外，在存在多個類似的部件(部位)時，有時在總稱的附圖標記追加記號來表示個別或特定的部位。此外，在以下的實施方式中，除了特別必要時以外，原則上不重復同一或同樣的部分的說明。
[0114]此外，實施方式中所用的附圖中，雖然是剖視圖但有時為了容易觀察附圖而省略陰影線。此外，對于俯視圖，也有時為了容易觀察附圖而標注陰影線。
[0115]此外，在剖視圖及俯視圖中，各部位的大小并不與實際元器件對應，有時為了容易理解附圖而將特定部位相對放大表示。此外，在俯視圖與剖視圖對應的情況下，有時也會改變各部位的大小來表示。
[0116](實施方式1)
[0117]以下，參照附圖詳細說明本實施方式的半導體器件。本實施方式的半導體器件中，作為半導體元件而具有FINFET。圖1是示意性表示本實施方式的半導體器件的構成的立體圖。圖2是表示本實施方式的半導體器件的構成的俯視圖。圖3是表示本實施方式的半導體器件的構成的剖視圖。圖3的剖視圖例如與圖2的俯視圖的A — A剖面部對應。圖4是表示本實施方式的半導體器件的構成的電路圖。
[0118]參照圖1說明本實施方式的半導體器件的特征性構成。
[0119]如圖1所示，本實施方式的半導體器件，具有在形成于半導體襯底(S)上部的鰭片(f in) F的主表面上所形成的FINFET。在此，形成有η溝道型的FINFET (NFT)和p溝道型的FINFET (PFT)，這些 FINFET (NFT, PFT)構成反相器(INV1)。
[0120]η溝道型的FINFET (NFT)包括:隔著柵極絕緣膜(在圖1中省略圖示)配置在長方體狀的鰭片F上的柵電極Gn ;形成于該柵電極Gn兩側的鰭片F中的、源極區域(源極擴散層)Sn及漏極區域(漏極擴散層)Dn。此外，p溝道型的FINFET(PFT)包括:隔著柵極絕緣膜(在圖1中省略圖示)配置在長方體狀的鰭片F上的柵電極Gp ;形成于該柵電極Gp兩側的鰭片F中的、源極區域(源極擴散層)Sp及漏極區域(漏極擴散層)Dp。由柵電極Gp及柵電極Gn構成柵電極(GE)。換言之，線狀的柵電極GE的一半是柵電極Gp，剩余的一半是柵電極Gn。該柵電極GE的中央部、即柵電極Gp和柵電極Gn的連接部與反相器INV1的輸入部(IN)連接。
[0121]在此，在本實施方式中，p溝道型的FINFET(PFT)的漏極區域Dp與η溝道型的FINFET (NFT)的漏極區域Dn通過局域互連部LIC而連接(參照圖1)。在本說明書中，局域互連部(局部布線，LIC1，LIC2)是形成于后述的層間絕緣膜IL1中的布線。更具體而言，是由埋入后述的層間絕緣膜IL1中的槽(C1，C2)內的導電性膜構成的布線。在此所述的層間絕緣膜IL1是覆蓋柵電極GE的多層絕緣膜。此外，局域互連部(局部布線，LIC1，LIC2)與第一層布線Ml相比位于下層。
[0122]將上述漏極區域Dp及漏極區域Dn之間連接的局域互連部LIC成為后述的反相器(INV1)的輸出部(OUT)。換言之，該局域互連部LIC與后述的反相器(INV1)的輸出部(OUT)連接。此外，該局域互連部LIC如后述這樣配置成將PN邊界(參照圖7)橫切。此夕卜，在該局域互連部LIC的下部配置有虛設柵極DG。換言之，局域互連部LIC配置在虛設柵極DG上。
[0123]此外，p溝道型的FINFET (PFT)的源極區域Sp經由局域互連部LIC與電源電位VDD連接。此外，η溝道型的FINFET (NFT)的源極區域Sn經由局域互連部LIC與接地電位(基準電位)VSS連接。此外，在與電源電位VDD或接地電位VSS連接的局域互連部LIC的外側(圖1中的左側)配置有虛設柵極DG。
[0124]如此，根據本實施方式的半導體器件，通過大致3字狀(大致U字狀)的局域互連部LIC將漏極區域Dp、Dn間連接，因此能夠謀求半導體器件的形成面積(單元面積)的縮小化。此外，能夠謀求半導體元件(FINFET)的高集成化。詳情將后述。
[0125]接著，參照圖2?圖4，進一步詳細說明本實施方式的半導體器件的構成。
[0126]在圖2的俯視圖中，除了示出構成反相器INV1的p溝道型的FINFET (PFT)和η溝道型的FINFET(NFT)之外，還示出構成反相器INV2的FINFET(PFT，NFT)。S卩，如圖4所示，在反相器INV1的后級連接反相器INV2。反相器INV1具有在電源電位VDD與接地電位VSS之間串聯連接的P溝道型的FINFET (PFT)和η溝道型的FINFET (NFT)，它們的連接部成為輸出部(0UT)，它們的柵電極與輸入部(IN)連接。后級的反相器INV2也是同樣構成，反相器INV1的輸出部(OUT)與反相器INV2的輸入部連接。
[0127]在本實施方式中，將反相器INV1和反相器INV2的形成區域作為單位單元進行說明。圖3的剖視圖示出構成反相器INV1的p溝道型的FINFET(PFT)和η溝道型的FINFET (NFT)的剖面，構成反相器INV2的FINFET (PFT，NFT)也是同樣構成。
[0128]首先，參照圖2，說明本實施方式的半導體器件的各構成部位的平面形狀(來自上表面的俯視下的形狀、單元布局)。
[0129]如圖2所示，鰭片F的平面形狀為具有一定寬度(X方向的長度)的線狀(沿Y方向具有長邊的矩形狀)。在圖2中，2行X 2列的4條鰭片F在X方向、Y方向上隔開一定間隔(節距)地配置。圖2所示的左側的2條鰭片F是構成反相器INV1的鰭片F。此外，右側的2條鰭片F是構成反相器INV2的鰭片F(參照圖5、圖7)。
[0130]如圖2所示，柵電極GE的平面形狀為具有一定寬度(Y方向的長度)的線狀(沿X方向具有長邊的矩形狀)。如此，柵電極GE沿與鰭片F交叉的方向延伸。在此，除了沿與鰭片F交叉的方向延伸的柵電極GE之外，還設有虛設柵極DG。虛設柵極DG為與柵電極GE相同構成。即，虛設柵極DG也是具有一定寬度(Y方向的長度)的線狀(沿X方向具有長邊的矩形狀)。在圖2中，7條柵電極GE及虛設柵極DG隔著一定間隔(Y方向間隔、Y方向的最小節距，柵格)地配置(參照圖9)。如此，通過在柵電極GE之間配置虛設柵極DG，由此可確保圖案的規律性，減少制造偏差等。
[0131]在此，用“YG”表示柵電極GE與虛設柵極DG之間的區域(Y柵格)。例如，在圖2中，Y柵格YG1?YG6從左起依次配置。
[0132]沿與鰭片F交叉的方向延伸的柵電極GE(Gn，Gp)中的左側的柵電極GE(Gn，Gp)是構成反相器INV1的柵電極GE，右側的柵電極GE(Gn，Gp)是構成反相器INV2(Gn，Gp)的柵電極GE。需要說明的是，如后所述，柵電極GE由一體地沿X方向延伸的導電性膜構成，但由于在P溝道型的FINFET(PFT)的形成區域導入了 p型雜質，因此在該區域表示為柵電極Gp。此外，在η溝